JPS63263921A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS63263921A JPS63263921A JP9890787A JP9890787A JPS63263921A JP S63263921 A JPS63263921 A JP S63263921A JP 9890787 A JP9890787 A JP 9890787A JP 9890787 A JP9890787 A JP 9890787A JP S63263921 A JPS63263921 A JP S63263921A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage source
- group
- reference voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ信号をデジタル信号に変換するアナ
ログ・デジタル変換器に関するものである。
ログ・デジタル変換器に関するものである。
従来の技術
近年、アナログ・デジタル変換器は０ＭＯ３で構成され
、デジタル回路と同一■Ｃチ・ノブ上に集積されること
が多くなりつつある。
、デジタル回路と同一■Ｃチ・ノブ上に集積されること
が多くなりつつある。
以下図面を参照しながら、上述した従来のアナログ・デ
ジタル変換器の一例について説明する。
ジタル変換器の一例について説明する。
第３図、第４図（ａｌ〜（ｆｌは、従来のデジタル・ア
ナログ変換器の構成と動作を示すものである。第３図に
おいて、■は反転増巾器、Ｓｏは、第０スイッチ、Ｃ３
〜Ｃ５は第１のコンデンサ群、０１〜Ｃ２は第２のコン
デンサ群、８３〜Ｓ５は第１のスイッチ群、８１〜Ｓ２
は第２のスイッチ群、■８は第２の基準電圧源、Ｖ、Ｈ
はアナログ信号を入力する入力信号端子、Ｒ，２Ｒは分
圧器、３は逐次比較ロジック回路であり、入力アナログ
信号をデジタル信号Ｄ０に変換し出力する。
ナログ変換器の構成と動作を示すものである。第３図に
おいて、■は反転増巾器、Ｓｏは、第０スイッチ、Ｃ３
〜Ｃ５は第１のコンデンサ群、０１〜Ｃ２は第２のコン
デンサ群、８３〜Ｓ５は第１のスイッチ群、８１〜Ｓ２
は第２のスイッチ群、■８は第２の基準電圧源、Ｖ、Ｈ
はアナログ信号を入力する入力信号端子、Ｒ，２Ｒは分
圧器、３は逐次比較ロジック回路であり、入力アナログ
信号をデジタル信号Ｄ０に変換し出力する。
以上のように構成されたアナログ・デジタル変換器につ
いて以下にその動作を説明する。
いて以下にその動作を説明する。
先ず、サンプルモードでは第０スイッチは閉じ、第１の
スイッチ群は入力信号端子ＶＩＮを選択接続し、第２の
スイッチ群は第１の基準電圧源（グランド）に接続され
る。反転増巾器１は入力スレソショルド電圧■１で平衡
する。コンデンサＣ４の容量を２、同じくＣＩ〜Ｃ３，
ＣＳの容量を１、入力信号電圧をＶＩＮとすると、コン
デンサＣＩ〜Ｃ５に蓄えられる総電荷量Ｑ。は、 Ｑｏ−（Ｃ＋ 十Ｃｚ ＋Ｃ３＋Ｃｔ ＋Ｃｓ） Ｖ
ｔ （Ｃ３＋Ｃ４十Ｃ３）ＶＩＮ＝６ＶＴ ４
Ｖ＋Ｎ −ｍ−−−−−（１）となる。
スイッチ群は入力信号端子ＶＩＮを選択接続し、第２の
スイッチ群は第１の基準電圧源（グランド）に接続され
る。反転増巾器１は入力スレソショルド電圧■１で平衡
する。コンデンサＣ４の容量を２、同じくＣＩ〜Ｃ３，
ＣＳの容量を１、入力信号電圧をＶＩＮとすると、コン
デンサＣＩ〜Ｃ５に蓄えられる総電荷量Ｑ。は、 Ｑｏ−（Ｃ＋ 十Ｃｚ ＋Ｃ３＋Ｃｔ ＋Ｃｓ） Ｖ
ｔ （Ｃ３＋Ｃ４十Ｃ３）ＶＩＮ＝６ＶＴ ４
Ｖ＋Ｎ −ｍ−−−−−（１）となる。
次に、逐次比較ロジック回路３は、デジタル信号り。の
最上位ビットを決定する為に、第０スイッチＳ。を開き
、スイッチＳ４を第２の基準電圧源に接続し、スイッチ
Ｓ、〜Ｓ３．ＳＳをグランドに接続する。この時、反転
増幅器１の入力電圧ＶＸは、総電荷不変なので、 Ｑｏ ＝ （１＋ 十ｃ２＋ｃ３＋Ｃａ＋Ｃ５）
ＶＸ Ｃ４ＶＲ” ６ Ｖ ｘ ２ Ｖ ＊
−−−−−−−−−−−−・−−−〜−−−−−−−
−−（２１・を満す。故に、ｆｉｌ、 ｆ２）式より、
の出力はハイとなる。逆に低くければ、出力はローとな
り、このレベルは逐次比較ロジック回路３にランチされ
、出力デジタル信号り。の最上位ビットとなると同時に
、以陣のスイッチｓ４の接続をハイであればそのまま、
ローであればグランドに固定する。
最上位ビットを決定する為に、第０スイッチＳ。を開き
、スイッチＳ４を第２の基準電圧源に接続し、スイッチ
Ｓ、〜Ｓ３．ＳＳをグランドに接続する。この時、反転
増幅器１の入力電圧ＶＸは、総電荷不変なので、 Ｑｏ ＝ （１＋ 十ｃ２＋ｃ３＋Ｃａ＋Ｃ５）
ＶＸ Ｃ４ＶＲ” ６ Ｖ ｘ ２ Ｖ ＊
−−−−−−−−−−−−・−−−〜−−−−−−−
−−（２１・を満す。故に、ｆｉｌ、 ｆ２）式より、
の出力はハイとなる。逆に低くければ、出力はローとな
り、このレベルは逐次比較ロジック回路３にランチされ
、出力デジタル信号り。の最上位ビットとなると同時に
、以陣のスイッチｓ４の接続をハイであればそのまま、
ローであればグランドに固定する。
次に２ビツト目を決定する為に、スイッチＳ３は、
Ｑ＝ （Ｃ１＋Ｃ２＋ Ｃ４＋Ｃ４＋Ｃ５） ＶＸ
Ｃ４Ｖ、＝ ６ Ｖ Ｘ−ＶＲ−−−−−−−−−−−
−−−−−−−−−’−−−−−−−−−− （４１を
満すので、（１）、 ＋２１式より、ツク回路３はこの
レベルをラッチして２ビツト目出力すると同時にスイッ
チＳ、の接続を８４と同様にして固定する。
Ｃ４Ｖ、＝ ６ Ｖ Ｘ−ＶＲ−−−−−−−−−−−
−−−−−−−−−’−−−−−−−−−− （４１を
満すので、（１）、 ＋２１式より、ツク回路３はこの
レベルをラッチして２ビツト目出力すると同時にスイッ
チＳ、の接続を８４と同様にして固定する。
Ｑｏ−（Ｃ＋ 十Ｃ２＋Ｃ３＋Ｃｔ＋Ｃｓ） Ｖｘ
ＶＲが決定される。
ＶＲが決定される。
−６ＶＸ ＶＲ’−−−−−”−’−−−−−−−
−”−−−−−’−’−’−・−（８）となり、 Ｖｘ ’＝ （ＶＲＶＩＮ） ＋ＶＴ −−−−−
−−−−−（９）が成立し、ｖ、、＞−１−ｖＲならば
、反転送幅器の出１Ｇ 力はハイに、逆ならばローになり、最下位ビットが決定
される。
−”−−−−−’−’−’−・−（８）となり、 Ｖｘ ’＝ （ＶＲＶＩＮ） ＋ＶＴ −−−−−
−−−−−（９）が成立し、ｖ、、＞−１−ｖＲならば
、反転送幅器の出１Ｇ 力はハイに、逆ならばローになり、最下位ビットが決定
される。
発明が解決しようとする問題点
しかしながら上記のような構成では、ｎビットのアナロ
グ・デジタル変換器を構成するのに、ｎ＋１コのコンデ
ンサとスイッチの組を必要とし、回路規模が大きくなる
と云う問題点を有していた。
グ・デジタル変換器を構成するのに、ｎ＋１コのコンデ
ンサとスイッチの組を必要とし、回路規模が大きくなる
と云う問題点を有していた。
本発明は、上記問題点に鑑み、ｎコのコンデンサとスイ
ッチの組で構成されるｎビットのアナログ・デジタル変
換器を提供するものである。
ッチの組で構成されるｎビットのアナログ・デジタル変
換器を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のアナログ・デジタ
ル変換器は、反転増幅器と、その入出力端子間に接続さ
れた第０スイッチと、各々の一端が前記反転増幅器の入
力端に接続され単位容量及びその２のべき乗倍の容量を
持つ第１のコンデンサ群と、同じく一端が前記反転増幅
器の入力端に接続され各々単位容量を持つ第２のコンデ
ンサ群と、前記第１のコンデンサ群の他端を第１の基準
電圧源又は第２の基準電圧源又は入力信号端子のいずれ
かに接続する第１のスイッチ群と、前記第２のコンデン
サ群の他端を各部１の基準電圧源又は第２の基準電圧の
２のべき乗分の１の電圧源のどちらかに接続する第２の
スイッチ群と、前記第２の基準電圧源からその２のべき
乗分の１の電圧を発生して前記第２のスイッチ群に供給
する分圧器と、前記反転増幅器の出力を入力して前記第
０スイッチと第１のスイッチ群と第２のスイッチ群とを
逐次開閉して入力信号をデジタル信号に変換し出力する
逐次比較ロジック回路とよりなり、前記第２のスイッチ
群の内の任意の１つは、第２の基準電圧のべき乗分の１
の電圧源又は第１の基準電圧源の外に前記入力信号端子
のいずれかを選択するように構成したものである。
ル変換器は、反転増幅器と、その入出力端子間に接続さ
れた第０スイッチと、各々の一端が前記反転増幅器の入
力端に接続され単位容量及びその２のべき乗倍の容量を
持つ第１のコンデンサ群と、同じく一端が前記反転増幅
器の入力端に接続され各々単位容量を持つ第２のコンデ
ンサ群と、前記第１のコンデンサ群の他端を第１の基準
電圧源又は第２の基準電圧源又は入力信号端子のいずれ
かに接続する第１のスイッチ群と、前記第２のコンデン
サ群の他端を各部１の基準電圧源又は第２の基準電圧の
２のべき乗分の１の電圧源のどちらかに接続する第２の
スイッチ群と、前記第２の基準電圧源からその２のべき
乗分の１の電圧を発生して前記第２のスイッチ群に供給
する分圧器と、前記反転増幅器の出力を入力して前記第
０スイッチと第１のスイッチ群と第２のスイッチ群とを
逐次開閉して入力信号をデジタル信号に変換し出力する
逐次比較ロジック回路とよりなり、前記第２のスイッチ
群の内の任意の１つは、第２の基準電圧のべき乗分の１
の電圧源又は第１の基準電圧源の外に前記入力信号端子
のいずれかを選択するように構成したものである。
作用
本発明は上記した構成によって、第１のコンデンサ群内
の単位容量のコンデンサと第２のコンデンサ群内の１つ
のコンデンサとを共用してコンデンサの数を減らし、ｎ
個のコンデンサでｎビットのアナログ・デジタル変換器
を実現している。
の単位容量のコンデンサと第２のコンデンサ群内の１つ
のコンデンサとを共用してコンデンサの数を減らし、ｎ
個のコンデンサでｎビットのアナログ・デジタル変換器
を実現している。
実施例
以下本発明の一実施例のアナログ・デジタル変換器につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図は本発明の一実施例におけるアナログ・デジタル
変換器の構成を示すものである。第１図において、各部
の構成はほぼ第３図と同じなので、異なる部分のみ説明
する。第１のコンデンサ群はＣ２〜Ｃ４からなり、第２
のコンデンサ群はＣ１〜Ｃ２からなる。同様に第１のス
イッチ群はＳ３〜Ｓ４からなり、第２のスイッチ群はＳ
、〜Ｓ２からなる。コンデンサ０１〜Ｃ４の容量は各々
、■、１、■、２とする。
変換器の構成を示すものである。第１図において、各部
の構成はほぼ第３図と同じなので、異なる部分のみ説明
する。第１のコンデンサ群はＣ２〜Ｃ４からなり、第２
のコンデンサ群はＣ１〜Ｃ２からなる。同様に第１のス
イッチ群はＳ３〜Ｓ４からなり、第２のスイッチ群はＳ
、〜Ｓ２からなる。コンデンサ０１〜Ｃ４の容量は各々
、■、１、■、２とする。
以上のように構成されたアナログ・デジタル変換器につ
いて、以下第１図及び第２図（ａｌ〜（ｅｌを用いてそ
の動作を説明する。第２図ｊａｌ〜（ａ）は、第１図に
示すアナログ・デジタル変換器の動作を示すタイミング
図である。
いて、以下第１図及び第２図（ａｌ〜（ｅｌを用いてそ
の動作を説明する。第２図ｊａｌ〜（ａ）は、第１図に
示すアナログ・デジタル変換器の動作を示すタイミング
図である。
まず、第０スイッチが閉じられ第１のスイッチ群が入力
信号端子Ｖｉｎに接続され、第２のスイフチ群が第１の
基準電圧源（グランド）に接続され、サンプル・モード
となる。この時の反転増幅器の入力電圧はスレッショル
ド電圧ＶＴとなり、０１〜Ｃ４に蓄えられる総電荷ＭＱ
ｏは、Ｑｏ ＝ （ＣＩ ＋Ｃ２＋Ｃ：＋＋Ｃｎ）
ＶＴ （Ｃ２＋Ｃ３＋Ｃ４，）Ｖ ｉ ｎ ＝
５ Ｖ Ｔ −４Ｖ ｉ ｎ−−−−−−−−−−α
ψとなる。
信号端子Ｖｉｎに接続され、第２のスイフチ群が第１の
基準電圧源（グランド）に接続され、サンプル・モード
となる。この時の反転増幅器の入力電圧はスレッショル
ド電圧ＶＴとなり、０１〜Ｃ４に蓄えられる総電荷ＭＱ
ｏは、Ｑｏ ＝ （ＣＩ ＋Ｃ２＋Ｃ：＋＋Ｃｎ）
ＶＴ （Ｃ２＋Ｃ３＋Ｃ４，）Ｖ ｉ ｎ ＝
５ Ｖ Ｔ −４Ｖ ｉ ｎ−−−−−−−−−−α
ψとなる。
次に逐次比較ロジック回路は、出力デジタル信号り。の
最上位ビットを決定するために、第０スイッチを開きス
イッチＳ４を第２の基準電圧ｔ１．ＶＲに接続し残りの
スイッチｓｌ〜ｓ３をグランドに接続する。この時、反
転増幅器１０入力電圧ＶＸは、 Ｑｏ−（ＣＩ＋０２十ｃ３＋０４）ｖｘ−ｃ４＊ＶＲ−
５Ｖ ｘ −２Ｖ Ｒ−−−−−−−−一山一−−−−
−−−−−−−−０υを満たす。故に００）、００式よ
り、 Ｖｘ−（ＶＲ／２−Ｖｉｎ）＊４１５＋ＶＴ−−−−−
−−−−−−−Ｃ２１ となり、入力電圧Ｖｉｎが第２の基準電圧ＶＲの１／２
より大きいか小さいかにより反転増幅器の出力レベルは
ハイ又はローになり、それによって逐次比較ロジック回
路は出力信号Ｄ０の最上位ビットを決定する。今Ｖｉｎ
＜ＶＲ／２と仮定すれば、スイッチＳ４はグランドに固
定され、出力信号り。の最上位ビットはＯとなる。
最上位ビットを決定するために、第０スイッチを開きス
イッチＳ４を第２の基準電圧ｔ１．ＶＲに接続し残りの
スイッチｓｌ〜ｓ３をグランドに接続する。この時、反
転増幅器１０入力電圧ＶＸは、 Ｑｏ−（ＣＩ＋０２十ｃ３＋０４）ｖｘ−ｃ４＊ＶＲ−
５Ｖ ｘ −２Ｖ Ｒ−−−−−−−−一山一−−−−
−−−−−−−−０υを満たす。故に００）、００式よ
り、 Ｖｘ−（ＶＲ／２−Ｖｉｎ）＊４１５＋ＶＴ−−−−−
−−−−−−−Ｃ２１ となり、入力電圧Ｖｉｎが第２の基準電圧ＶＲの１／２
より大きいか小さいかにより反転増幅器の出力レベルは
ハイ又はローになり、それによって逐次比較ロジック回
路は出力信号Ｄ０の最上位ビットを決定する。今Ｖｉｎ
＜ＶＲ／２と仮定すれば、スイッチＳ４はグランドに固
定され、出力信号り。の最上位ビットはＯとなる。
次に、第２ビツト目を決定するためにスイッチＳ３が第
２の基準電圧源ＶＲに接続され、外のスイッチはそのま
まとなる。この時の反転増幅器の入力電圧Ｖｘは、 Ｑｏ−（Ｃ＋ ＋ Ｃｚ＋Ｃ＋＋Ｃ４）Ｖ Ｘ Ｃ，
ｌ＊ Ｖ Ｒ＝ ５ Ｖ ｘ−Ｖ Ｒ−−−−−−−−
−−−一−−−−−−−−−−−−−−−−−−−０３
１を満たすので Ｖｘ−（ＶＲ／４−Ｖｉｎ）＊４１５＋ＶＴとなり、Ｖ
ｉｎがＶＲ／４より大きいか小さいかによって反転増幅
器の出力レベルが決定し、第２ビツト目の値が定められ
る。今Ｖｉｎ＜ＶＲ／４とすれば、第２ビツト目ば０と
なりスイッチｓ３はグランドに固定される。
２の基準電圧源ＶＲに接続され、外のスイッチはそのま
まとなる。この時の反転増幅器の入力電圧Ｖｘは、 Ｑｏ−（Ｃ＋ ＋ Ｃｚ＋Ｃ＋＋Ｃ４）Ｖ Ｘ Ｃ，
ｌ＊ Ｖ Ｒ＝ ５ Ｖ ｘ−Ｖ Ｒ−−−−−−−−
−−−一−−−−−−−−−−−−−−−−−−−０３
１を満たすので Ｖｘ−（ＶＲ／４−Ｖｉｎ）＊４１５＋ＶＴとなり、Ｖ
ｉｎがＶＲ／４より大きいか小さいかによって反転増幅
器の出力レベルが決定し、第２ビツト目の値が定められ
る。今Ｖｉｎ＜ＶＲ／４とすれば、第２ビツト目ば０と
なりスイッチｓ３はグランドに固定される。
同様にして第３ビツト目の決定の際には、スイソチＳ２
が分圧器から供給される第２の基準電圧の２分の１の電
圧源に接続される。この時の反転増幅器の入力電圧Ｖｘ
は Ｑｏ−（Ｃ＋ ＋Ｃｚ ＋Ｃ３＋Ｃ４） Ｖ Ｘ−Ｃ
２＊ Ｖ Ｒ／ ２−５ Ｖ ｘ −Ｖ Ｒ／ ２−−
−−−−−−−−一−−−−−−−−−−−−０５１を
満たし、 Ｖｘ−（ＶＲ／８−Ｖｉｎ）＊４１５＋ＶＴとなる。今
Ｖｉｎ＜ＶＲ／８とすれば第３ピント目は０となり、ス
イッチＳ２はローに固定される。
が分圧器から供給される第２の基準電圧の２分の１の電
圧源に接続される。この時の反転増幅器の入力電圧Ｖｘ
は Ｑｏ−（Ｃ＋ ＋Ｃｚ ＋Ｃ３＋Ｃ４） Ｖ Ｘ−Ｃ
２＊ Ｖ Ｒ／ ２−５ Ｖ ｘ −Ｖ Ｒ／ ２−−
−−−−−−−−一−−−−−−−−−−−−０５１を
満たし、 Ｖｘ−（ＶＲ／８−Ｖｉｎ）＊４１５＋ＶＴとなる。今
Ｖｉｎ＜ＶＲ／８とすれば第３ピント目は０となり、ス
イッチＳ２はローに固定される。
最下位ビットは、スイッチＳ１を第２の基準電圧の４分
の１の電圧源ＶＲ／４に接続することにより決定される
。この時、 Ｑｏ −（Ｃ＋＋Ｃｚ ＋ＣＩ＋Ｃ４，） Ｖ ｘ
Ｃ１’ｋＶＲ／ ４＝ ５ Ｖ ｘ−Ｖ Ｒ／ ４ −
−−−−−−−−−−−−−−−−−−−−−−−０７
）が成立し、 Ｖｘ＝ （ＶＲ／１６−Ｖｉｎ）＊４１５＋ＶＴ−・−
一−−−〜−−−−−−・顛 となる。ＶｉｎがＶ Ｒ／１６より大きいか小さいかに
より最下位ビットが決定される。
の１の電圧源ＶＲ／４に接続することにより決定される
。この時、 Ｑｏ −（Ｃ＋＋Ｃｚ ＋ＣＩ＋Ｃ４，） Ｖ ｘ
Ｃ１’ｋＶＲ／ ４＝ ５ Ｖ ｘ−Ｖ Ｒ／ ４ −
−−−−−−−−−−−−−−−−−−−−−−−０７
）が成立し、 Ｖｘ＝ （ＶＲ／１６−Ｖｉｎ）＊４１５＋ＶＴ−・−
一−−−〜−−−−−−・顛 となる。ＶｉｎがＶ Ｒ／１６より大きいか小さいかに
より最下位ビットが決定される。
以上のように本実施例によれば、第２のスイッチ群の内
の任意の１つを、第２の基準電圧源のべき乗分の１の電
圧源又は第１の基準電圧源の外に人力信号端子のいずれ
かを選択するように構成することにより、コンデンサの
数を減らすことを可能にしている。
の任意の１つを、第２の基準電圧源のべき乗分の１の電
圧源又は第１の基準電圧源の外に人力信号端子のいずれ
かを選択するように構成することにより、コンデンサの
数を減らすことを可能にしている。
尚、本実施例ではｎ＝４ビツトの場合を示したが、ｎは
一般に何ビットでも良い。
一般に何ビットでも良い。
又、本発明のアナログ・デジタル変換器を、相補型金属
酸化物シリコン（０ＭＯ３）半導体プロセスで構成する
際、通常はコンデンサを形成するために電圧依存性がな
く大容量のとれる２層ポリシリコンを用いていたが、本
発明の構成により、単位面積当りの容量は小さいが製造
コストの安い２層アルミで構成する事が可能となる。２
層ポリシリコン・プロセスは、特殊プロセスであり製造
コストが上がる恐れがあるが、２層アルミ・プロセスは
、通常プロセスであるので、製造が容易になりコストも
下げられる。電圧依存性がない事は同じである。
酸化物シリコン（０ＭＯ３）半導体プロセスで構成する
際、通常はコンデンサを形成するために電圧依存性がな
く大容量のとれる２層ポリシリコンを用いていたが、本
発明の構成により、単位面積当りの容量は小さいが製造
コストの安い２層アルミで構成する事が可能となる。２
層ポリシリコン・プロセスは、特殊プロセスであり製造
コストが上がる恐れがあるが、２層アルミ・プロセスは
、通常プロセスであるので、製造が容易になりコストも
下げられる。電圧依存性がない事は同じである。
発明の効果
以上のように本発明は、反転増幅器と、その入出力端子
間に接続された第０スイッチと、各々の一端が前記反転
増幅器の入力端に接続され単位容量及びその２のべき乗
倍の容量を持つ第１のコンデンサ群と、同じく一端が前
記反転増幅器の入力端に接続され各単位容量を持つ第２
のコンデンサ群と、前記第１のコンデンサ群の他端を第
１の基準電圧源又は第２の基準電圧源又は入力信号端子
のいずれかに接続する第１のスイッチ群と、前記第２の
コンデンサ群の他端を各部１の基準電圧源又は第２の基
準電圧の２のべき乗分の１の電圧源のどちらかに接続す
る第２のスイッチ群と、前記第２の基準電圧源からその
２のべき乗分の１の電圧を発生して前記第２のスイッチ
群に供給する分圧器と、前記反転増幅器の出力を入力し
て前記第０スイッチと第１のスイッチ群と第２のスイッ
チ群とを逐次開閉して入力信号をデジタル信号に変換し
出力する逐次比較ロジック回路とよりなり、前記第２の
スイッチ群の内の任意の１つは、第２の基準電圧２のべ
き乗分の１の電圧源又は第１の基準電圧源の外に前記入
力信号端子のいずれかを選択するように構成したことに
より、第１のコンデンサ群内の単位容量のコンデンサと
第２のコンデンサ群内の１つのコンデンサを共用化する
ことを可能にし、ｎ個のコンデンサでｎビットのアナロ
グ・デジタル変換器の実現を可能にしている。
間に接続された第０スイッチと、各々の一端が前記反転
増幅器の入力端に接続され単位容量及びその２のべき乗
倍の容量を持つ第１のコンデンサ群と、同じく一端が前
記反転増幅器の入力端に接続され各単位容量を持つ第２
のコンデンサ群と、前記第１のコンデンサ群の他端を第
１の基準電圧源又は第２の基準電圧源又は入力信号端子
のいずれかに接続する第１のスイッチ群と、前記第２の
コンデンサ群の他端を各部１の基準電圧源又は第２の基
準電圧の２のべき乗分の１の電圧源のどちらかに接続す
る第２のスイッチ群と、前記第２の基準電圧源からその
２のべき乗分の１の電圧を発生して前記第２のスイッチ
群に供給する分圧器と、前記反転増幅器の出力を入力し
て前記第０スイッチと第１のスイッチ群と第２のスイッ
チ群とを逐次開閉して入力信号をデジタル信号に変換し
出力する逐次比較ロジック回路とよりなり、前記第２の
スイッチ群の内の任意の１つは、第２の基準電圧２のべ
き乗分の１の電圧源又は第１の基準電圧源の外に前記入
力信号端子のいずれかを選択するように構成したことに
より、第１のコンデンサ群内の単位容量のコンデンサと
第２のコンデンサ群内の１つのコンデンサを共用化する
ことを可能にし、ｎ個のコンデンサでｎビットのアナロ
グ・デジタル変換器の実現を可能にしている。
又コンデンサの数を減らすことにより、反転増幅器の入
力電圧感度は（３）式及び叩弐に示すように、本発明の
方が高く、より分解能を上げることが出来る。さらに、
２層アルミプロセスの使用を可能にし、製造コストを下
げられる。
力電圧感度は（３）式及び叩弐に示すように、本発明の
方が高く、より分解能を上げることが出来る。さらに、
２層アルミプロセスの使用を可能にし、製造コストを下
げられる。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するタイミング図、第３図は従来のアナログ
・デジタル変換器の構成図、第４図は第３図の動作を説
明するタイミング図である。 ■・・・・・・反転増幅器、２・・・・・・逐次比較ロ
ジック回路、Ｓｏ・・・・・・第０スイッチ、０３〜Ｃ
３・・・・・・第１のコンデンサ群、Ｃ１〜Ｃ２・・・
・・・第２のコンデンす群、Ｓ、〜Ｓ５・・・・・・第
１のスイッチ群、ＳＩ〜Ｓ２・・・・・・第２のスイッ
チ群、Ｖｉｎ・・・・・・入力信号端子、ＶＲ・・・・
・・第２の基準電圧源、Ｇ・・・・・・グランド、Ｒ〜
２Ｒ・・・・・・分圧器。 代理人の氏名 弁理士 中尾敏男 はか１名０
− ｃＳＪ う区 ０ 切
Ｃ／） Ｃ／） 必へ へ
５ へＵ −コ Ｃ−）７Φ
■城
動作を説明するタイミング図、第３図は従来のアナログ
・デジタル変換器の構成図、第４図は第３図の動作を説
明するタイミング図である。 ■・・・・・・反転増幅器、２・・・・・・逐次比較ロ
ジック回路、Ｓｏ・・・・・・第０スイッチ、０３〜Ｃ
３・・・・・・第１のコンデンサ群、Ｃ１〜Ｃ２・・・
・・・第２のコンデンす群、Ｓ、〜Ｓ５・・・・・・第
１のスイッチ群、ＳＩ〜Ｓ２・・・・・・第２のスイッ
チ群、Ｖｉｎ・・・・・・入力信号端子、ＶＲ・・・・
・・第２の基準電圧源、Ｇ・・・・・・グランド、Ｒ〜
２Ｒ・・・・・・分圧器。 代理人の氏名 弁理士 中尾敏男 はか１名０
− ｃＳＪ う区 ０ 切
Ｃ／） Ｃ／） 必へ へ
５ へＵ −コ Ｃ−）７Φ
■城
Claims (2)
- （１）反転増幅器と、その入出力端子間に接続された第
０スイッチと、各々の一端が前記反転増幅器の入力端に
接続され単位容量及びその２のべき乗倍の容量を持つ第
１のコンデンサ群と、同じく一端が前記反転増幅器の入
力端に接続され各々単位容量を持つ第２のコンデンサ群
と、前記第１のコンデンサ群の他端を第１の基準電圧源
又は第２の基準電圧源又は入力信号端子のいずれかに接
続する第１のスイッチ群と、前記第２のコンデンサ群の
他端を各々第１の基準電圧源又は第２の基準電圧の２の
べき乗分の１の電圧源のどちらかに接続する第２のスイ
ッチ群と、前記第２の基準電圧源からその２のべき乗分
の１の電圧を発生して前記第２のスイッチ群に供給する
分圧器と、前記反転増幅器の出力を入力して前記第０ス
イッチと第１のスイッチ群と第２のスイッチ群を逐次開
閉して入力信号をデジタル信号に変換し出力する逐次比
較ロジック回路とよりなり、前記第２のスイッチ群の内
の任意の一つは、第２の基準電圧のべき乗分の１の電圧
源又は第１の基準電圧源の他に前記入力信号端子の何れ
かを選択する様に構成したことを特徴とするアナログ・
デジタル変換器。 - （２）第１及び第２のコンデンサ群は、ＣＭＯＳ半導体
プロセスに於ける配線用の２層のアルミで構成したこと
を特徴とする特許請求の範囲第（１）項記載のアナログ
・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098907A JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098907A JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263921A true JPS63263921A (ja) | 1988-10-31 |
| JP2548187B2 JP2548187B2 (ja) | 1996-10-30 |
Family
ID=14232202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098907A Expired - Lifetime JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548187B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907078B2 (en) | 2009-02-16 | 2011-03-15 | Fujitsu Limited | Analog-to-digital converter and analog to-digital conversion method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133729A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | アナログ・デイジタル変換器 |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
-
1987
- 1987-04-22 JP JP62098907A patent/JP2548187B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133729A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | アナログ・デイジタル変換器 |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7907078B2 (en) | 2009-02-16 | 2011-03-15 | Fujitsu Limited | Analog-to-digital converter and analog to-digital conversion method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2548187B2 (ja) | 1996-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2697406B2 (ja) | 多重クロック・サイクルを持つサブレンジ型アナログ・デジタル変換器 | |
| US5225837A (en) | A/D converter | |
| JP2006512861A (ja) | 入力レンジがプログラム可能なｓａｒａｄｃ（逐次比較型アナログデジタルコンバータ） | |
| US6433724B1 (en) | Analog-digital converter with single-ended input | |
| US4517549A (en) | Weighted capacitor analogue-digital converters | |
| KR950012977B1 (ko) | D/a 변환기 | |
| US6404376B1 (en) | Capacitor array having reduced voltage coefficient induced non-linearities | |
| WO2016203522A1 (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JP3657218B2 (ja) | 差動入力ａ／ｄ変換器 | |
| US20060092069A1 (en) | Domino asynchronous successive approximation adc | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| JP2995599B2 (ja) | アナログデジタル変換方法 | |
| JPS63263921A (ja) | アナログ・デジタル変換器 | |
| JPS6230539B2 (ja) | ||
| JPH0636057A (ja) | １チップマイクロコンピュータ | |
| JP4357709B2 (ja) | パイプライン型ａ／ｄコンバータ | |
| JP3104952B2 (ja) | アナログ・ディジタル変換器及びそれを搭載したマイクロコンピュータ | |
| US7280065B2 (en) | Method for converting an analog input signal, and analog-to-digital converter | |
| JP2893733B2 (ja) | Ａ／ｄ変換器 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| JPS649774B2 (ja) | ||
| JP2746081B2 (ja) | Ａｄコンバータ回路 | |
| JPS5885627A (ja) | アナログ／デジタル変換回路 | |
| JPH03274918A (ja) | Ａ／ｄコンバータ | |
| JP3896717B2 (ja) | 逐次比較ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |