JPS635446A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS635446A JPS635446A JP61150140A JP15014086A JPS635446A JP S635446 A JPS635446 A JP S635446A JP 61150140 A JP61150140 A JP 61150140A JP 15014086 A JP15014086 A JP 15014086A JP S635446 A JPS635446 A JP S635446A
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- JP
- Japan
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- memory
- data
- address
- buffer
- signal
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 40
- 239000007853 buffer solution Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 230000003139 buffering effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、32ビットの高性能CPUを用いたマイクロ
コンピュータシステムに関する。
コンピュータシステムに関する。
従来技術
近年、CPUとしては32ビットの高性能CPUが出現
している。このようなCPUを用いる場合には従来の低
コストのダイナミックRAMのみではCPUの性能を十
分に発揮させることができない。
している。このようなCPUを用いる場合には従来の低
コストのダイナミックRAMのみではCPUの性能を十
分に発揮させることができない。
そこで、従来にあってはキャッシュメモリという高速R
AMを中間に置き、ゼロウェイトでCPUが動作し得る
ようにしている。このようなキャッシュメモリを用いる
場合の制御方式としては、ダイレクトマツプ方式やアソ
シエイテイブマップ方式がある。第3図はこのようなキ
ャッシュメモリを用いたダイレクトマツプ制御方式の従
来のマイクロコンピュータのシステム構成を示すもので
ある。まず、32ビットの高性能CPUIと、ダイナミ
ックRAMにより構成したシステムメモリ2と、高速R
AMにより構成したキャッシュメモリ3とが設けられて
いる。そして、これらのシステムメモリ2及びキャッシ
ュメモリ3には各々メモリコントローラ4、キャッシュ
コントローラ5が接続されている。又、前記CPUIか
らアドレス信号を受けるタグメモリ6が設けられ、この
タグメモリ6からのタグデータとアドレス信号とを入力
とするコンパレータ7が設けられている。又、CPUI
からのアドレス信号が入力されるアドレスバッチ8も設
けられ、その出力側は前記キャッシュメモリ3及びメモ
リコントローラ4に対して接続されている。更に、CP
UIからのデータバスは各々データバッファ9.10を
介してシステムメモリ2、キャッシュメモリ3に接続さ
れている。
AMを中間に置き、ゼロウェイトでCPUが動作し得る
ようにしている。このようなキャッシュメモリを用いる
場合の制御方式としては、ダイレクトマツプ方式やアソ
シエイテイブマップ方式がある。第3図はこのようなキ
ャッシュメモリを用いたダイレクトマツプ制御方式の従
来のマイクロコンピュータのシステム構成を示すもので
ある。まず、32ビットの高性能CPUIと、ダイナミ
ックRAMにより構成したシステムメモリ2と、高速R
AMにより構成したキャッシュメモリ3とが設けられて
いる。そして、これらのシステムメモリ2及びキャッシ
ュメモリ3には各々メモリコントローラ4、キャッシュ
コントローラ5が接続されている。又、前記CPUIか
らアドレス信号を受けるタグメモリ6が設けられ、この
タグメモリ6からのタグデータとアドレス信号とを入力
とするコンパレータ7が設けられている。又、CPUI
からのアドレス信号が入力されるアドレスバッチ8も設
けられ、その出力側は前記キャッシュメモリ3及びメモ
リコントローラ4に対して接続されている。更に、CP
UIからのデータバスは各々データバッファ9.10を
介してシステムメモリ2、キャッシュメモリ3に接続さ
れている。
このような構成において、CPUIからプログラム又は
データ読出し要求(リードコマンド)が出力されると、
送出されたアドレスに対応するタグメモリ6のデータが
読出される。そして、送出されたアドレスとキャッシュ
メモリ3内に保持されているデータの情報(タグデータ
)とがコンパレータ7(9より比較される。この比較に
より、キャッシュメモリ3内にCPUIが読出すべきデ
ータがあるかないかを判定し、ヒツト信号又はミスヒツ
ト信号をコントローラ4,5に送出する。今、ヒツト信
号出力時であれば、キャッシュコントローラ5からキャ
ッシュメモリ3へめチップセレクト(C5)とデータバ
ッファ10のイネーブル信号とが送出される。これによ
って、CPUIの読出したアドレスに対応したデータ又
はプログラムがキャッシュメモリ3から読出される。−
方、ミスヒツト信号が出力された時には、キャッシュコ
ントローラ5はキャッシュメモリ3を書込み状態とする
。そして、このミスヒツト信号はメモリコントローラ4
をイネーブル状態とし、CPU1が。
データ読出し要求(リードコマンド)が出力されると、
送出されたアドレスに対応するタグメモリ6のデータが
読出される。そして、送出されたアドレスとキャッシュ
メモリ3内に保持されているデータの情報(タグデータ
)とがコンパレータ7(9より比較される。この比較に
より、キャッシュメモリ3内にCPUIが読出すべきデ
ータがあるかないかを判定し、ヒツト信号又はミスヒツ
ト信号をコントローラ4,5に送出する。今、ヒツト信
号出力時であれば、キャッシュコントローラ5からキャ
ッシュメモリ3へめチップセレクト(C5)とデータバ
ッファ10のイネーブル信号とが送出される。これによ
って、CPUIの読出したアドレスに対応したデータ又
はプログラムがキャッシュメモリ3から読出される。−
方、ミスヒツト信号が出力された時には、キャッシュコ
ントローラ5はキャッシュメモリ3を書込み状態とする
。そして、このミスヒツト信号はメモリコントローラ4
をイネーブル状態とし、CPU1が。
送出したアドレスに対応するシステムメモリ2内のデー
タを読出す。この読出しデータは同時に書込み状態のキ
ャッシュメモリ3に書込まれる。この結果、次の同一ア
ドレスのアクセス時にはシステムメモリ2からではなく
このキャッシュメモリ3からデータが読出されるという
ものである。
タを読出す。この読出しデータは同時に書込み状態のキ
ャッシュメモリ3に書込まれる。この結果、次の同一ア
ドレスのアクセス時にはシステムメモリ2からではなく
このキャッシュメモリ3からデータが読出されるという
ものである。
ところが、このようなシステム構成による場合、ミスヒ
ツトが連続して生ずると、通常のダイナミックRAMの
アクセス方式となり、CPLT速度が低下してしまう。
ツトが連続して生ずると、通常のダイナミックRAMの
アクセス方式となり、CPLT速度が低下してしまう。
即ち、連続ミスヒツトは例えば電源投入直後やプログラ
ムが飛んだような場合に生ずるが、このような場合にキ
ャッシュメモリ3の速度、即ちCPUIのノンウェイト
状態では動作せず、ウェイトが入り、遅くなってしまう
ものである。これは、コスト的には安価なダイレクトマ
ツプ方式に対してヒツト率の高いアソシエイテイブマッ
プ方式であっても、連続ミスヒツトが生ずれば、やはり
速度が低下してしまうものである。
ムが飛んだような場合に生ずるが、このような場合にキ
ャッシュメモリ3の速度、即ちCPUIのノンウェイト
状態では動作せず、ウェイトが入り、遅くなってしまう
ものである。これは、コスト的には安価なダイレクトマ
ツプ方式に対してヒツト率の高いアソシエイテイブマッ
プ方式であっても、連続ミスヒツトが生ずれば、やはり
速度が低下してしまうものである。
つまり、−般にソフトウェアは連続したアドレスシーケ
ンスの形態をとる。この場合に、従来方式によると、ミ
スヒツトした時にループ状の処理ソフトであればキャッ
シュの効果を発揮させることができるものの、シーケン
シャルなソフトの時にはそのソフトが終了するまでミス
ヒツトを繰返しキャッシュの効果を発揮させることがで
きないものである。
ンスの形態をとる。この場合に、従来方式によると、ミ
スヒツトした時にループ状の処理ソフトであればキャッ
シュの効果を発揮させることができるものの、シーケン
シャルなソフトの時にはそのソフトが終了するまでミス
ヒツトを繰返しキャッシュの効果を発揮させることがで
きないものである。
目的
本発明は、このような点に鑑みなされたもので、キャッ
シュメモリのヒツト率を向上させて高速動作が可能なマ
イクロコンピュータシステムを得ることを目的とする。
シュメモリのヒツト率を向上させて高速動作が可能なマ
イクロコンピュータシステムを得ることを目的とする。
構成
本発明は、上記目的を達成するため、32ビットのCP
Uと、ダイナミックRA Mによるシステムメモリと、
高速のキャッシュメモリとを備えたマイクロコンピュー
タシステムにおいて、前記キャッシュメモリとシステム
メモリとの間に連続するアドレスの前記システムメモリ
のデータを高速でバッファリングする中間バッファメモ
リを設けたことを特徴とするものである・ 以下・本発明の一実施例を第1図及び第2図番こ基づい
て説明する。第3図で示した部分と同一部分は同一符号
を用いて示す。本実施例は・基本的にはシステムメモリ
2とキャッシュメモリ3との間に高速の中間バッファメ
モリ11を設けるものである。この中間バッファメモリ
11に対してもバッファコントローラ12及びデータバ
ッファ13が設けられている。
Uと、ダイナミックRA Mによるシステムメモリと、
高速のキャッシュメモリとを備えたマイクロコンピュー
タシステムにおいて、前記キャッシュメモリとシステム
メモリとの間に連続するアドレスの前記システムメモリ
のデータを高速でバッファリングする中間バッファメモ
リを設けたことを特徴とするものである・ 以下・本発明の一実施例を第1図及び第2図番こ基づい
て説明する。第3図で示した部分と同一部分は同一符号
を用いて示す。本実施例は・基本的にはシステムメモリ
2とキャッシュメモリ3との間に高速の中間バッファメ
モリ11を設けるものである。この中間バッファメモリ
11に対してもバッファコントローラ12及びデータバ
ッファ13が設けられている。
ここに、中間バッファメモリ11に対するバッファコン
トローラ12は第2図に示すように構成されている。ま
ず、このバッファコントローラ12にもアドレスラッチ
14及びコンパレータ15が設けられている。そして、
前記コンパレータ15からのヒツト信号及びキャッシュ
ミスヒツト信号を入力としてバッファヒツト信号を出力
するANDゲート16とヒツト信号及びキャッシュミス
ヒツト信号をNOTORゲート20り反転した信号を入
力としてバッファミスヒツト信号を出力するNANDゲ
ート18とが設けられている。又、二のNANDゲート
18からのバッファミスヒツト信号はラッチイネーブル
信号として前記アドレスラッチ14に入力されている。
トローラ12は第2図に示すように構成されている。ま
ず、このバッファコントローラ12にもアドレスラッチ
14及びコンパレータ15が設けられている。そして、
前記コンパレータ15からのヒツト信号及びキャッシュ
ミスヒツト信号を入力としてバッファヒツト信号を出力
するANDゲート16とヒツト信号及びキャッシュミス
ヒツト信号をNOTORゲート20り反転した信号を入
力としてバッファミスヒツト信号を出力するNANDゲ
ート18とが設けられている。又、二のNANDゲート
18からのバッファミスヒツト信号はラッチイネーブル
信号として前記アドレスラッチ14に入力されている。
更に、このNANDゲート18からのバッファミスヒツ
ト信号とCAS信号とを入力とするA N Dゲート1
9が設けられ、このANDゲート19の出力は中間バッ
ファメモリ11のWE端子に入力されている。そして、
前記ANDゲート16からのバッファヒツト信号と前記
NANDゲート18からのバッファミスヒツト信号とを
入力とするORゲート20が設けられ、このORゲート
20の出力は中間バッファメモリ11のC3端子に入力
されている。更に、アドレス信号中の下位nビットアド
レス信号が入力されるnビットカウンタ21が設けられ
、このカウンタ21からアドレス信号が中間バッファメ
モリ11に出力されている。このようなカウンタ21に
は、−方の入力をバッファヒツト信号のフリップフロッ
プ22を介在させたものとし、他方の入力をバッファヒ
ツト信号とするANDゲート23からのアドレスロード
信号が入力されている。又、カウンタ21のリセット端
子にはカウンタリセット信号が入力されている。
ト信号とCAS信号とを入力とするA N Dゲート1
9が設けられ、このANDゲート19の出力は中間バッ
ファメモリ11のWE端子に入力されている。そして、
前記ANDゲート16からのバッファヒツト信号と前記
NANDゲート18からのバッファミスヒツト信号とを
入力とするORゲート20が設けられ、このORゲート
20の出力は中間バッファメモリ11のC3端子に入力
されている。更に、アドレス信号中の下位nビットアド
レス信号が入力されるnビットカウンタ21が設けられ
、このカウンタ21からアドレス信号が中間バッファメ
モリ11に出力されている。このようなカウンタ21に
は、−方の入力をバッファヒツト信号のフリップフロッ
プ22を介在させたものとし、他方の入力をバッファヒ
ツト信号とするANDゲート23からのアドレスロード
信号が入力されている。又、カウンタ21のリセット端
子にはカウンタリセット信号が入力されている。
二のような構成において、CPUIからリードコマンド
が送出され、タグメモリデータとの比較の結果、ヒツト
した場合には第3図で説明したように従来通り動作する
。−方、ミスヒツトした場合においては、バッファコン
トローラ12のアドレスラッチと比較され、この結果が
バッファミスヒツトである場合には従来通りシステムメ
モリ2からのデータ読出しが行なわれる。このデータ読
出しの際、データはキャッシュメモリ3だけでなく、中
間バッファメモリ11にも同時に書込まれる。更に、メ
モリコントローラ4内でメモリの高速ページモード機能
を利用し、連続したnバイトのデータを中間バッファメ
モリ11に書込む。この書込みタイミングはシステムメ
モリ2のCAS信号にて制御される。又、中間バッファ
メモリ11はバッファミスヒツト信号でアドレスの上位
ビット(例えば、32ビットアドレスで中間バッファメ
モリとして16バイト持っている場合には下位4ビット
を除く28ビット)をラッチする。下位nビットはカウ
ンタ21にロードされる。そして、次のアドレスをCP
U1がアクセスした場合にはキャッシュメモリ3がミス
ヒツトしても中間バッファメモリ11に存在していれば
、恰もキャッシュメモリ3がヒツトしたようにこの中間
バッファメモリ11が高速でバッファリングしてデータ
が送出される。つまり、キャッシュメモリ3が連続して
ミスヒツトしたとしても、中間バッファメモリ11の高
速バッファリングによりミスヒツトによるロスタイムを
最小限にすることができる。
が送出され、タグメモリデータとの比較の結果、ヒツト
した場合には第3図で説明したように従来通り動作する
。−方、ミスヒツトした場合においては、バッファコン
トローラ12のアドレスラッチと比較され、この結果が
バッファミスヒツトである場合には従来通りシステムメ
モリ2からのデータ読出しが行なわれる。このデータ読
出しの際、データはキャッシュメモリ3だけでなく、中
間バッファメモリ11にも同時に書込まれる。更に、メ
モリコントローラ4内でメモリの高速ページモード機能
を利用し、連続したnバイトのデータを中間バッファメ
モリ11に書込む。この書込みタイミングはシステムメ
モリ2のCAS信号にて制御される。又、中間バッファ
メモリ11はバッファミスヒツト信号でアドレスの上位
ビット(例えば、32ビットアドレスで中間バッファメ
モリとして16バイト持っている場合には下位4ビット
を除く28ビット)をラッチする。下位nビットはカウ
ンタ21にロードされる。そして、次のアドレスをCP
U1がアクセスした場合にはキャッシュメモリ3がミス
ヒツトしても中間バッファメモリ11に存在していれば
、恰もキャッシュメモリ3がヒツトしたようにこの中間
バッファメモリ11が高速でバッファリングしてデータ
が送出される。つまり、キャッシュメモリ3が連続して
ミスヒツトしたとしても、中間バッファメモリ11の高
速バッファリングによりミスヒツトによるロスタイムを
最小限にすることができる。
ちなみに、キャッシュメモリ3と別のキャッシユメモσ
を設け、この別個のキャッシュメモリを本実による中間
バッファメモリ11と同様の考え方で用いることも考え
られる。しかし、キャッシュメモリによる場合には、C
PUと同期させて動作させる必要があり、CPUからの
アクセスが切れるまで次の動作を起こすことができない
。この結果、空き時間がとれず、実際は困難である。こ
の点、本実施例のような中間バッファメモリ11によれ
ば、CPUIと同期させる必要がなく、システムメモリ
2との間のデータ授受も独立した速度で処理可能であり
、システムとしての高速動作が確保される。
を設け、この別個のキャッシュメモリを本実による中間
バッファメモリ11と同様の考え方で用いることも考え
られる。しかし、キャッシュメモリによる場合には、C
PUと同期させて動作させる必要があり、CPUからの
アクセスが切れるまで次の動作を起こすことができない
。この結果、空き時間がとれず、実際は困難である。こ
の点、本実施例のような中間バッファメモリ11によれ
ば、CPUIと同期させる必要がなく、システムメモリ
2との間のデータ授受も独立した速度で処理可能であり
、システムとしての高速動作が確保される。
又、本実施例方式によれば、ループを行なうようなソフ
トであっても、シーケンシャルなソフトであっても、何
れ、のソフトウェアに対してもキャッシュ効果を発揮さ
せることができるものとなる。
トであっても、シーケンシャルなソフトであっても、何
れ、のソフトウェアに対してもキャッシュ効果を発揮さ
せることができるものとなる。
効果
本発明は、上述したようにキャッシュメモリとシステム
メモリとの間に高速バッファリングする中間バツアアメ
モリを設けたので、キャッシュメモリのミスヒツトが連
続して生じたような場合であっても、中間バッファメモ
リによる高速バッファリングによってミスヒツトによる
ロスタイムを最小限に抑えることができ、システムとし
ての高速動作を確保することができるものである。
メモリとの間に高速バッファリングする中間バツアアメ
モリを設けたので、キャッシュメモリのミスヒツトが連
続して生じたような場合であっても、中間バッファメモ
リによる高速バッファリングによってミスヒツトによる
ロスタイムを最小限に抑えることができ、システムとし
ての高速動作を確保することができるものである。
第1図は本発明の一実施例を示すブロック図、第2図は
その一部の詳細ブロック図、第3図は従来例を示すブロ
ック図である。
その一部の詳細ブロック図、第3図は従来例を示すブロ
ック図である。
Claims (1)
- 32ビットのCPUと、ダイナミックRAMによるシス
テムメモリと、高速のキャッシュメモリとを備えたマイ
クロコンピュータシステムにおいて、前記キャッシュメ
モリとシステムメモリとの間に連続するアドレスの前記
システムメモリのデータを高速でバッファリングする中
間バッファメモリを設けたことを特徴とするマイクロコ
ンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150140A JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61150140A JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS635446A true JPS635446A (ja) | 1988-01-11 |
Family
ID=15490365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61150140A Pending JPS635446A (ja) | 1986-06-26 | 1986-06-26 | マイクロコンピユ−タシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS635446A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1095774C (zh) * | 1998-06-17 | 2002-12-11 | 铃木株式会社 | 树脂构件的结构 |
-
1986
- 1986-06-26 JP JP61150140A patent/JPS635446A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1095774C (zh) * | 1998-06-17 | 2002-12-11 | 铃木株式会社 | 树脂构件的结构 |
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