JPS63262621A - 薄膜トランジスタアレイのトリミング方法 - Google Patents
薄膜トランジスタアレイのトリミング方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/136259—Repairing; Defects
-
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、液晶表示素子をアクティブマトリックス駆
動するための薄膜トランジスタ （以下、ＴＰＴと略称
する。）アレイのトリミング方法に関する。
動するための薄膜トランジスタ （以下、ＴＰＴと略称
する。）アレイのトリミング方法に関する。
「従来の技術」
ＴＦＴアレイとして液晶表示素子の１画素に対して２個
のＴＰＴを並列に設けた１画素２ＴＰＴ構成のＴＦＴア
レイが知られている。
のＴＰＴを並列に設けた１画素２ＴＰＴ構成のＴＦＴア
レイが知られている。
この１画素２ＴＦＴ構成のＴＦＴアレイとしては、第４
図に示すものがある。このＴＦＴアレイは、ガラス基板
１上にモリブデンなどからなるゲートバス２およびソー
スバス３が多数頁に直交するように設けられ、これらゲ
ートバス２とソースバス３が交差するクロスオーバー部
４ではゲートバス２の上にソースバス３が走り、これら
２つのバス２．３が導通しないように絶縁膜５がゲート
バス２とソースバス３との間に設けられている。
図に示すものがある。このＴＦＴアレイは、ガラス基板
１上にモリブデンなどからなるゲートバス２およびソー
スバス３が多数頁に直交するように設けられ、これらゲ
ートバス２とソースバス３が交差するクロスオーバー部
４ではゲートバス２の上にソースバス３が走り、これら
２つのバス２．３が導通しないように絶縁膜５がゲート
バス２とソースバス３との間に設けられている。
また、各クロスオーバー部４付近のゲートバス２から１
本のゲートライン６が分岐し、同じくソースバス３から
２本のソースライン７．７が分岐し、クロスオーバー部
４付近に設けられた２個１組のＴＦＴ８の共通ゲート電
極および２つソース電極にそれぞれ接続されている。こ
のＴＦＴ ８は、第１のＴＰＴ８ａと第２のＴＰＴ８ｂ
とからなり、それぞれがソースバス３、ゲートバス２お
よび画素電極９に対して並列に接続されて設けられてお
り、第１のＴＰＴ８ａまたは第２のＴＦＴ８ｂもしくは
第１および第２のＴＦＴ８ａ、８ｂが液晶表示素子の１
つの画素を駆動するようになっている。
本のゲートライン６が分岐し、同じくソースバス３から
２本のソースライン７．７が分岐し、クロスオーバー部
４付近に設けられた２個１組のＴＦＴ８の共通ゲート電
極および２つソース電極にそれぞれ接続されている。こ
のＴＦＴ ８は、第１のＴＰＴ８ａと第２のＴＰＴ８ｂ
とからなり、それぞれがソースバス３、ゲートバス２お
よび画素電極９に対して並列に接続されて設けられてお
り、第１のＴＰＴ８ａまたは第２のＴＦＴ８ｂもしくは
第１および第２のＴＦＴ８ａ、８ｂが液晶表示素子の１
つの画素を駆動するようになっている。
ところで、このようなＴＦＴアレイでは、その製造プロ
セス中の種々の要因によって短絡欠陥が不可避的に発生
する。この短絡欠陥としてはゲート・ソース間の短絡が
あり、第４図に示した構造の１画素２ＴＦＴ構成のＴＦ
Ｔアレイでは、通常確率的に第４図中（Ａ ）、（Ｂ
）、（Ｃ）で示した位置の短絡のいずれか１つであるこ
とが多い。このような短絡欠陥は液晶素子としたときの
線欠陥あるいは点欠陥となって表われるため、従来より
レーザトリミングによって短絡欠陥をゲートあるいはソ
ースから切り離すことが行われている。
セス中の種々の要因によって短絡欠陥が不可避的に発生
する。この短絡欠陥としてはゲート・ソース間の短絡が
あり、第４図に示した構造の１画素２ＴＦＴ構成のＴＦ
Ｔアレイでは、通常確率的に第４図中（Ａ ）、（Ｂ
）、（Ｃ）で示した位置の短絡のいずれか１つであるこ
とが多い。このような短絡欠陥は液晶素子としたときの
線欠陥あるいは点欠陥となって表われるため、従来より
レーザトリミングによって短絡欠陥をゲートあるいはソ
ースから切り離すことが行われている。
上述の（Ａ ）、（Ｂ ）、（Ｃ）点のいずれかでの短
絡欠陥に対するトリミングとしては、まずソースバス３
の２つのソースライン７の分岐点の中間位置■でソース
バス３を切断する。次に、ソースバス３のクロスオーバ
ー部４とソースライン１１の分岐点との間の■の位置で
ソースバス３をトリミングして切断する。これで短絡が
第１のＴＦＴ８ａの（Ａ）点で生じていた場合にはこの
短絡はソースバス３−から切り離される。さらに、ソー
スバス３のクロスオーバー部４の端子Ｓｌ寄りの位置■
でソースバス３を切断すると、クロスオーバー＊４の（
Ｂ）点で生じていた短絡がソースバス３から切り離され
る。そして、ソースバス３のソースライン分岐点の端子
Ｓ２寄りの位置■でソースバス３を切断すれば、第２の
ＴＦＴ８ｂの（Ｃ）点で生じていた短絡が切り離される
。かくして、（Ａ）、（Ｂ）。
絡欠陥に対するトリミングとしては、まずソースバス３
の２つのソースライン７の分岐点の中間位置■でソース
バス３を切断する。次に、ソースバス３のクロスオーバ
ー部４とソースライン１１の分岐点との間の■の位置で
ソースバス３をトリミングして切断する。これで短絡が
第１のＴＦＴ８ａの（Ａ）点で生じていた場合にはこの
短絡はソースバス３−から切り離される。さらに、ソー
スバス３のクロスオーバー部４の端子Ｓｌ寄りの位置■
でソースバス３を切断すると、クロスオーバー＊４の（
Ｂ）点で生じていた短絡がソースバス３から切り離され
る。そして、ソースバス３のソースライン分岐点の端子
Ｓ２寄りの位置■でソースバス３を切断すれば、第２の
ＴＦＴ８ｂの（Ｃ）点で生じていた短絡が切り離される
。かくして、（Ａ）、（Ｂ）。
（Ｃ）のいずれかで短絡が生じてもこれをソースバス３
から切り離すことができ、ソースバス３の両端子Ｓｔ、
Ｓ２から給電すれば、いずれか一方のＴＦＴ８ａまたは
８ｂが動作し、点欠陥となることはない。
から切り離すことができ、ソースバス３の両端子Ｓｔ、
Ｓ２から給電すれば、いずれか一方のＴＦＴ８ａまたは
８ｂが動作し、点欠陥となることはない。
「発明が解決しようとする問題点」
しかしながら、上述のようなレーザトリミング方法、す
なわち位置■から切断を始め、順次位置■、■、■と切
断していく方法では短絡欠陥がクロスオーバー部４の（
Ｂ）点のみの時には、第１のＴＰＴ８ａに短絡がなく正
常であっても第１のＴＰＴ８ａが切り離されることにな
る。このため、第２のＴＦＴ８ｂが正常であることから
点欠陥になることはないが、第２のＴＦＴ８ｂ単独によ
る駆動であるので２個のＴＦＴ８の同時駆動の場合に比
べてコントラスト比が劣る表示になってしまう問題があ
る。
なわち位置■から切断を始め、順次位置■、■、■と切
断していく方法では短絡欠陥がクロスオーバー部４の（
Ｂ）点のみの時には、第１のＴＰＴ８ａに短絡がなく正
常であっても第１のＴＰＴ８ａが切り離されることにな
る。このため、第２のＴＦＴ８ｂが正常であることから
点欠陥になることはないが、第２のＴＦＴ８ｂ単独によ
る駆動であるので２個のＴＦＴ８の同時駆動の場合に比
べてコントラスト比が劣る表示になってしまう問題があ
る。
この発明は上記事情に鑑みてなされたもので、１画素２
ＴＰＴ構成のＴＦ’Ｔアレイでのトリミングにおいて、
正常なＴＰＴを切り離すことのない方法を提供すること
を目的とするものである。
ＴＰＴ構成のＴＦ’Ｔアレイでのトリミングにおいて、
正常なＴＰＴを切り離すことのない方法を提供すること
を目的とするものである。
「問題点を解決するための手段」
この発明では、第１のＴＰＴと第２のＴＰＴとをゲート
バスまたはソースバスを挾んだ対称位置に分割して設け
たＴＦＴアレイに対し、クロスオーバー部側方のゲート
バスまたはソースバスがらレーザトリミングを始めるこ
七を特徴とし、これによりクロスオーバー部での短絡欠
陥を切り離す際に正常な第１または第２のＴＰＴも切り
離すことが防止できる。また、レーザトリミング後、切
断したゲートバスまたはソースバス間を接続する補助バ
スをＴＦＴのライトシールド形成時に同時に形成するこ
とにより、片側端子からの給電が可能となる。
バスまたはソースバスを挾んだ対称位置に分割して設け
たＴＦＴアレイに対し、クロスオーバー部側方のゲート
バスまたはソースバスがらレーザトリミングを始めるこ
七を特徴とし、これによりクロスオーバー部での短絡欠
陥を切り離す際に正常な第１または第２のＴＰＴも切り
離すことが防止できる。また、レーザトリミング後、切
断したゲートバスまたはソースバス間を接続する補助バ
スをＴＦＴのライトシールド形成時に同時に形成するこ
とにより、片側端子からの給電が可能となる。
第１図は、この発明のトリミング方法の一例を説明する
ためのもので、ここでのＴＦＴアレイはクロスオーバー
部４の両側のソースバス３がらそれぞれ１本づつのソー
スライン７．７がゲートバス２を挾んで対称的に分岐し
、またゲートバス２のクロスオーバー部４近くの１点か
ら２本のゲートライン６．６がそれぞれ相反する方向に
分岐している。そして、これらソースライン７．７とゲ
ートライン６．６との２箇所の交差部分において１個づ
つ第１および第２のＴＦＴ８ａ、８ｂが形成され、これ
らのＴＦＴ８ａ、８ｂはいずれもソースバス３およびゲ
ートバス２に対して並列に接続されることになり、かつ
ゲートバス２を挾んで対称的に位置することになる。ま
た、各ＴＦＴ８ａ、８ｂは、隣接する他のクロスオーバ
ー部の近傍で同様に形成された２個１組のＴＰＴのいず
れか一方のＴ Ｐ Ｔとともに１つあるいは２個１組の
画素電極９に接続され、２つのＴＰＴで１つの画素を駆
動する１画素２ＴＦＴ構造をとる。
ためのもので、ここでのＴＦＴアレイはクロスオーバー
部４の両側のソースバス３がらそれぞれ１本づつのソー
スライン７．７がゲートバス２を挾んで対称的に分岐し
、またゲートバス２のクロスオーバー部４近くの１点か
ら２本のゲートライン６．６がそれぞれ相反する方向に
分岐している。そして、これらソースライン７．７とゲ
ートライン６．６との２箇所の交差部分において１個づ
つ第１および第２のＴＦＴ８ａ、８ｂが形成され、これ
らのＴＦＴ８ａ、８ｂはいずれもソースバス３およびゲ
ートバス２に対して並列に接続されることになり、かつ
ゲートバス２を挾んで対称的に位置することになる。ま
た、各ＴＦＴ８ａ、８ｂは、隣接する他のクロスオーバ
ー部の近傍で同様に形成された２個１組のＴＰＴのいず
れか一方のＴ Ｐ Ｔとともに１つあるいは２個１組の
画素電極９に接続され、２つのＴＰＴで１つの画素を駆
動する１画素２ＴＦＴ構造をとる。
次に、このＴＦＴアレイについて、トリミングする方法
を説明する。ソースバス３の一方の端子Ｓ１とゲートバ
スの端子Ｇｌとの絶縁検査で短絡が検出されると、ソー
スバス３のクロスオーバー部４の側方の位置■をレーザ
トリミングして切断する。つぎに、再び端子Ｓｌと端子
Ｇ１との絶縁検査を行い、短絡があると、位置■を切断
する。
を説明する。ソースバス３の一方の端子Ｓ１とゲートバ
スの端子Ｇｌとの絶縁検査で短絡が検出されると、ソー
スバス３のクロスオーバー部４の側方の位置■をレーザ
トリミングして切断する。つぎに、再び端子Ｓｌと端子
Ｇ１との絶縁検査を行い、短絡があると、位置■を切断
する。
これでクロスオーバー部４の（Ｂ）点に短絡があるとこ
の短絡がソースバス３から切り離される。さらに、端子
Ｓｌと端子Ｇｌとの絶縁検査を行い、短絡があると第１
のＴＰＴ８ａの（Ａ）点の短絡であることが検知され、
ソースバス３の位置■が切断される。次に、ソースバス
３の他方の端子Ｓ２と端子Ｇｌとの絶縁検査を行い、短
絡が認められると第２のＴＦＴ８ｂの（Ｃ）点の短絡で
あることが検知され、ソースバス３の位置■が切断され
る。
の短絡がソースバス３から切り離される。さらに、端子
Ｓｌと端子Ｇｌとの絶縁検査を行い、短絡があると第１
のＴＰＴ８ａの（Ａ）点の短絡であることが検知され、
ソースバス３の位置■が切断される。次に、ソースバス
３の他方の端子Ｓ２と端子Ｇｌとの絶縁検査を行い、短
絡が認められると第２のＴＦＴ８ｂの（Ｃ）点の短絡で
あることが検知され、ソースバス３の位置■が切断され
る。
このトリミング方法では、クロスオーバー部４の（Ｂ）
点に短絡があった場合、位置■と位置■との切断でこの
短絡が切り離されるが、第１のＴＰＴ８ａおよび第２の
ＴＦＴ８ｂは切り離されることがない。よって、（Ｂ）
点の短絡の切り離しのために正常なＴＦＴ８ａ、８ｂを
切り離すことはなくなる。
点に短絡があった場合、位置■と位置■との切断でこの
短絡が切り離されるが、第１のＴＰＴ８ａおよび第２の
ＴＦＴ８ｂは切り離されることがない。よって、（Ｂ）
点の短絡の切り離しのために正常なＴＦＴ８ａ、８ｂを
切り離すことはなくなる。
また、別のトリミング方法をとることもできる。
端子Ｇ１と端子Ｓ２との絶縁検査で短絡を検出するとま
ず位置■を切断する。さらに、端子Ｇｌと端子Ｓ２との
絶縁検査を行い、短絡があると位置■を切断する。３回
目の端子Ｇ１と端子Ｓ２の絶縁検査で短絡が認められる
と位置■を切断する。
ず位置■を切断する。さらに、端子Ｇｌと端子Ｓ２との
絶縁検査を行い、短絡があると位置■を切断する。３回
目の端子Ｇ１と端子Ｓ２の絶縁検査で短絡が認められる
と位置■を切断する。
さらに、端子Ｇ１と端子Ｓｔとの絶縁検査を行い、短絡
があると、位置■を切断する。これによって（Ａ ）、
（Ｂ ）、（Ｃ）点での短絡がソースバス３から切り離
される。
があると、位置■を切断する。これによって（Ａ ）、
（Ｂ ）、（Ｃ）点での短絡がソースバス３から切り離
される。
このトリミング方法によっても、クロスオーバー部４の
Ｂ点での短絡の切り離しは、位置■と位置■との切断で
行われるが、正常なＴＦＴ８ａまたは８ｂがソースバス
３から切り離されることがない。
Ｂ点での短絡の切り離しは、位置■と位置■との切断で
行われるが、正常なＴＦＴ８ａまたは８ｂがソースバス
３から切り離されることがない。
このように、この発明のトリミング方法では位置■ある
いは位置■のいずれから切断を始めても、クロスオーバ
ー部４での短絡の切り離しのために、正常なＴＰＴ８ａ
または８ｂを切り離すことがなくなり、１画素を２ＴＰ
Ｔで駆動でき、コントラスト比が低下することがない。
いは位置■のいずれから切断を始めても、クロスオーバ
ー部４での短絡の切り離しのために、正常なＴＰＴ８ａ
または８ｂを切り離すことがなくなり、１画素を２ＴＰ
Ｔで駆動でき、コントラスト比が低下することがない。
なお、上述のようなトリミングを行ったのち、第２図に
示すように切断したソースライン３を接続する補助バス
ｌＯを設けるようにしてもよい。
示すように切断したソースライン３を接続する補助バス
ｌＯを設けるようにしてもよい。
補助バス１０は、パッシベーション膜１１形成時に設け
られたコンタクトホール１２．＋２によってソースバス
３に接続されており、この補助バスｌＯによってソース
バス３が連通ずるので、いずれか一方の端子Ｓｌまたは
ｓ２から給電することができる。補助バス■０の形成は
ＴＰＴ８ａ、８ｂのライトシールドを形成する際に同時
に行えばプロセスが増加することがない。
られたコンタクトホール１２．＋２によってソースバス
３に接続されており、この補助バスｌＯによってソース
バス３が連通ずるので、いずれか一方の端子Ｓｌまたは
ｓ２から給電することができる。補助バス■０の形成は
ＴＰＴ８ａ、８ｂのライトシールドを形成する際に同時
に行えばプロセスが増加することがない。
第３図は、この発明のトリミング方法をゲートバスに適
用した例を説明するもので、この例のＴＦＴアレイは、
ソースバス３を中心にその両側に１個づつ第１のＴＦＴ
８ａと第２のＴＦＴ８ｂを設けた構造になっている。ゲ
ートバス２のクロスオーバー部４の両側からそれぞれ１
本づつのゲートライン６．６が分岐し、ソースバス２の
クロスオーバー部４の一側から２本のソースライン７゜
７がそれぞれ反対方向に分岐しており、これらゲ−１−
ライン６．６とソースライン７．７との２箇所の交差部
分において１個づつ第１および第２のＴＦＴ８ａ、８ｂ
が形成されている。
用した例を説明するもので、この例のＴＦＴアレイは、
ソースバス３を中心にその両側に１個づつ第１のＴＦＴ
８ａと第２のＴＦＴ８ｂを設けた構造になっている。ゲ
ートバス２のクロスオーバー部４の両側からそれぞれ１
本づつのゲートライン６．６が分岐し、ソースバス２の
クロスオーバー部４の一側から２本のソースライン７゜
７がそれぞれ反対方向に分岐しており、これらゲ−１−
ライン６．６とソースライン７．７との２箇所の交差部
分において１個づつ第１および第２のＴＦＴ８ａ、８ｂ
が形成されている。
このＴＦＴアレイでも、ゲートバス２を位置■から切断
し始め、以下順次■−■−■と切断する方法の他、位置
■から切り始め、ついで■→■→■と切断する方法もと
れ、クロスオーバー部４の（Ｂ）点の短絡欠陥を切り離
すには位置■と■とを切断すればよく、正常なＴＦＴ８
ａ、８ｂがゲートバス２から切り離されることはない。
し始め、以下順次■−■−■と切断する方法の他、位置
■から切り始め、ついで■→■→■と切断する方法もと
れ、クロスオーバー部４の（Ｂ）点の短絡欠陥を切り離
すには位置■と■とを切断すればよく、正常なＴＦＴ８
ａ、８ｂがゲートバス２から切り離されることはない。
また、この例においても、先の例と同様に切断後のゲー
トバス２を補助バスで接続し、片側端子のみからの給電
を可能とすることができる。
トバス２を補助バスで接続し、片側端子のみからの給電
を可能とすることができる。
なお、この発明のトリミング方法は、ＴＦＴアレイが第
１図あるいは第３図に示した配置を取る限り、ソースバ
ス上にゲートバスを交差させ、かつＴＰＴのソース電極
およびドレイン電極とゲート電極との積層構造を逆転さ
せた類スタガー構造の１画素２ＴＰＴ構成のＴＦＴアレ
イであっても同様に適用可能であり、この場合でも補助
バスを設けることができる。
１図あるいは第３図に示した配置を取る限り、ソースバ
ス上にゲートバスを交差させ、かつＴＰＴのソース電極
およびドレイン電極とゲート電極との積層構造を逆転さ
せた類スタガー構造の１画素２ＴＰＴ構成のＴＦＴアレ
イであっても同様に適用可能であり、この場合でも補助
バスを設けることができる。
「発明の効果」
以上説明したように、この発明のＴＦＴアレイのトリミ
ング方法は、液晶素子の１画素に対して２個のＴＰＴを
並列に接続した１画素２ＴＰＴ構成のＴＦＴアレイにお
いて、２個のＴＰＴの第１のＴＰＴと第２のＴＰＴとが
ゲートバスまたはソースバスを挾んで対称位置に分割し
て設けた構造とし、このＴＦＴアレイのクロスオーバー
部の側方のゲートバスあるいはソースバスからレーザト
リミングを開始するものである。
ング方法は、液晶素子の１画素に対して２個のＴＰＴを
並列に接続した１画素２ＴＰＴ構成のＴＦＴアレイにお
いて、２個のＴＰＴの第１のＴＰＴと第２のＴＰＴとが
ゲートバスまたはソースバスを挾んで対称位置に分割し
て設けた構造とし、このＴＦＴアレイのクロスオーバー
部の側方のゲートバスあるいはソースバスからレーザト
リミングを開始するものである。
したがって、クロスオーバー部での短絡欠陥をゲートお
よびソースから切り離す際、正常なＴＰＴをも同時に切
り離すことがなくなり、ＴＰＴの無駄な切り離しが防止
される。このため、このＴＦＴアレイで液晶素子を駆動
したときには、コントラストの良好な画素が増加し、液
晶素子の表示性能が向上する。
よびソースから切り離す際、正常なＴＰＴをも同時に切
り離すことがなくなり、ＴＰＴの無駄な切り離しが防止
される。このため、このＴＦＴアレイで液晶素子を駆動
したときには、コントラストの良好な画素が増加し、液
晶素子の表示性能が向上する。
第１図および第３図は、この発明のトリミング方法の一
例を説明するための概略平面図、第２図はこの発明にお
いてトリミング後に補助バスを形成した場合の状態を示
す断面図、第４図は従来のトリミング方法を説明するた
めの概略平面図である。 ■・・・・・・ガラス基板、２・・・・・・ゲートバス
、３・・・・・・ｌｌ− ソースバス、４・・・・・・クロスオーバー部、８・・
・・・・ＴＰＴ、８ａ・・・・・・第１のＴＰＴ、８ｂ
・・・・・・第２のＴＰＴ０
例を説明するための概略平面図、第２図はこの発明にお
いてトリミング後に補助バスを形成した場合の状態を示
す断面図、第４図は従来のトリミング方法を説明するた
めの概略平面図である。 ■・・・・・・ガラス基板、２・・・・・・ゲートバス
、３・・・・・・ｌｌ− ソースバス、４・・・・・・クロスオーバー部、８・・
・・・・ＴＰＴ、８ａ・・・・・・第１のＴＰＴ、８ｂ
・・・・・・第２のＴＰＴ０
Claims (1)
- 基板上に複数のゲートバスとソースバスとが互にクロ
スオーバー部において交差するように形成され、このク
ロスオーバー部付近の基板上に上記ゲートバスおよびソ
ースバスに接続されて動作する複数の薄膜トランジスタ
が液晶素子の１画素に対して２個並列に形成され、この
２個並列に設けられた薄膜トランジスタの第１の薄膜ト
ランジスタと第２の薄膜トランジスタとがゲートバスま
たはソースバスを挾んで対称位置に分割して設けられた
薄膜トランジスタアレイに対して、クロスオーバー部側
方のゲートバスあるいはソースバスからレーザトリミン
グを開始することを特徴とする薄膜トランジスタアレイ
のトリミング方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098346A JPS63262621A (ja) | 1987-04-21 | 1987-04-21 | 薄膜トランジスタアレイのトリミング方法 |
| US07/160,533 US4786780A (en) | 1987-04-21 | 1988-02-26 | Method for trimming thin-film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098346A JPS63262621A (ja) | 1987-04-21 | 1987-04-21 | 薄膜トランジスタアレイのトリミング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262621A true JPS63262621A (ja) | 1988-10-28 |
Family
ID=14217340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098346A Pending JPS63262621A (ja) | 1987-04-21 | 1987-04-21 | 薄膜トランジスタアレイのトリミング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4786780A (ja) |
| JP (1) | JPS63262621A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043124A (ja) * | 1990-04-20 | 1992-01-08 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH0475030A (ja) * | 1990-07-17 | 1992-03-10 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH04331922A (ja) * | 1991-05-08 | 1992-11-19 | Sharp Corp | アクティブマトリクス表示装置 |
| WO2006064789A1 (ja) * | 2004-12-14 | 2006-06-22 | Sharp Kabushiki Kaisha | 液晶表示装置および液晶表示装置の欠陥修正方法 |
| US7615782B2 (en) | 2005-05-16 | 2009-11-10 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display panel having sub-pixels |
| US8450738B2 (en) | 2007-12-19 | 2013-05-28 | Sharp Kabushiki Kaisha | Active matrix substrate, production method of the same, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| TWI286637B (en) * | 2005-08-19 | 2007-09-11 | Ind Tech Res Inst | A pixel structure utilized for flexible displays |
| CN1920903B (zh) * | 2005-08-24 | 2010-06-16 | 财团法人工业技术研究院 | 应用于软性显示器的像素布局结构 |
| CN101600991B (zh) * | 2007-02-09 | 2011-08-10 | 夏普株式会社 | 有源矩阵基板和液晶面板及其制造方法、液晶显示单元、液晶显示装置 |
| CN101644863B (zh) * | 2008-08-06 | 2011-08-31 | 北京京东方光电科技有限公司 | Tft-lcd像素结构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4150366A (en) * | 1976-09-01 | 1979-04-17 | Motorola, Inc. | Trim network for monolithic circuits and use in trimming a d/a converter |
| US4240094A (en) * | 1978-03-20 | 1980-12-16 | Harris Corporation | Laser-configured logic array |
| JPS58169940A (ja) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-21 JP JP62098346A patent/JPS63262621A/ja active Pending
-
1988
- 1988-02-26 US US07/160,533 patent/US4786780A/en not_active Expired - Lifetime
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| JPH043124A (ja) * | 1990-04-20 | 1992-01-08 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH0475030A (ja) * | 1990-07-17 | 1992-03-10 | Sharp Corp | アクティブマトリクス表示装置 |
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| WO2006064789A1 (ja) * | 2004-12-14 | 2006-06-22 | Sharp Kabushiki Kaisha | 液晶表示装置および液晶表示装置の欠陥修正方法 |
| US7777825B2 (en) | 2004-12-14 | 2010-08-17 | Sharp Kabushiki Kaisha | Liquid crystal display and a defect correcting method for the same |
| US7615782B2 (en) | 2005-05-16 | 2009-11-10 | Sharp Kabushiki Kaisha | Thin film transistor substrate and liquid crystal display panel having sub-pixels |
| US8450738B2 (en) | 2007-12-19 | 2013-05-28 | Sharp Kabushiki Kaisha | Active matrix substrate, production method of the same, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver |
| JP5203391B2 (ja) * | 2007-12-19 | 2013-06-05 | シャープ株式会社 | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4786780A (en) | 1988-11-22 |
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