JP2001094418A - 電圧制御発振器 - Google Patents

電圧制御発振器

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JP2001094418A
JP2001094418A JP26764999A JP26764999A JP2001094418A JP 2001094418 A JP2001094418 A JP 2001094418A JP 26764999 A JP26764999 A JP 26764999A JP 26764999 A JP26764999 A JP 26764999A JP 2001094418 A JP2001094418 A JP 2001094418A
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drain
gate
channel
power supply
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Takehiko Nakao
尾 健 彦 中
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 温度変化による発振周波数の変動を抑制する
ことが可能な電圧制御発振器を提供する。 【解決手段】 複数段の遅延素子１１１〜１１４におい
て、定電流源として動作するトランジスタ１１１５から
入力電圧１０により決定される定電流が発生される。こ
の電流が二組のインバータに供給され、反転した極性で
動作し出力ＯＵＴ＋、ＯＵＴ−を出力する。ここで、二
組のインバータにおいて、それぞれトランジスタ１１１
３、１１１４が定電流を供給されて出力端子を充電する
期間よりも、トランジスタ１１１１、１１１４が放電す
る期間の方が短い。よって、温度変化の影響を受けやす
いトランジスタ１１１１、１１１４のオン抵抗が周波数
に与える影響が小さくなり、温度に対する周波数の変動
が抑制される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関する。
【０００２】
【従来の技術】近年、データ通信の高速・多量化や、マ
イクロプロセッサの動作速度の高速化に伴い、高速動作
を要求される分野においてアナログ回路の重要性が再認
識されるに至っている。なかでも、ＰＬＬ（Phase Lock
ed Loop）のような同期回路は、重要なマクロブロック
として位置付けられており、このような同期回路の性能
がＬＳＩ（Large Scale Integrated Circuit）全体の性
能を決めると言っても過言ではない。
【０００３】そして、同期回路を構成する回路の一つに
電圧制御発振器がある。従来の電圧制御発振器につい
て、その回路構成を示した図８を用いて説明する。
【０００４】この電圧制御発振器は、遅延素子３４１、
３４２、３４３、３４４として差動アンプを用い、その
差動アンプを流れる電流を入力電圧３０の値により変え
ることで発振周波数を変えている。
【０００５】遅延素子３４１〜３４４は、それぞれ次の
ような構成を有している。入力電圧３０をゲートに入力
されるＰチャネルトランジスタ３４１７は定電流源とし
て動作し、その下に接続されるトランジスタ群に一定電
流を供給する。
【０００６】ソース・カップル接続されたＰチャネルト
ランジスタ３４１５及び３４１６は、前段の遅延素子か
らの出力信号を入力信号（ＩＮ＋及びＩＮ−）としてゲ
ートに与えられる。Ｐチャネルトランジスタ３４１５の
ドレインと接地端子との間には、二つのＮチャネルトラ
ンジスタ３４１１及び３４１２のドレイン、ソースが並
列に接続され、Ｐチャネルトランジスタ３４１６のドレ
インと接地端子との間には、二つのＮチャネルトランジ
スタ３４１３及び３４１４のドレイン、ソースが並列に
接続されている。
【０００７】これら２組のＮチャネルトランジスタ３４
１１及び３４１２、３４１３及び３４１４のうち、トラ
ンジスタ３４１２及び３４１３のゲートには制御電圧３
３が入力されて導通を制御される。トランジスタ３４１
１及び３４１４はゲートとドレインとが短絡したいわゆ
るダイオード接続となっている。これら２組のトランジ
スタ３４１１及び３４１２、３４１３及び３４１４は、
抵抗値が可変の負荷抵抗として作用する。また、Ｐチャ
ネルトランジスタ３４１５及び３４１６のドレインから
は、信号ＯＵＴ＋及びＯＵＴ−が出力されて次段の遅延
素子に伝えられる。
【０００８】ここで、図８に示された４段のリングオシ
レータでは、最終段遅延素子３４４の出力信号ＯＵＴ−
及びＯＵＴ＋は、初段の遅延素子３４１に極性を反転さ
せて入力信号ＩＮ＋及びＩＮ−として伝えられ、遅延素
子３４１の出力信号ＯＵＴ＋、ＯＵＴ−は次段の遅延素
子３４２の入力信号ＩＮ＋、ＩＮ−、遅延素子３４２の
出力信号ＯＵＴ＋、ＯＵＴ−は遅延素子３４３の入力信
号ＩＮ＋、ＩＮ−、遅延素子３４３の出力信号ＯＵＴ
＋、ＯＵＴ−は遅延素子３４４の入力信号ＩＮ＋、ＩＮ
−として順次伝えられていく。
【０００９】ところで、負荷抵抗として動作する２組の
Ｎチャネルトランジスタ３４１１及び３４１２、３４１
３及び３４１４のうち、トランジスタ３４１２及び３４
１３のゲートに接続される制御電圧３３は、制御電圧生
成回路３２において生成される。
【００１０】この制御電圧生成回路３２は、遅延素子３
４１〜３４４における片側のトランジスタを模写したダ
ミー回路と、基準電圧３１を一方の入力端子に与えられ
るオペアンプ３２１を有している。ダミー回路は、遅延
素子３４１〜３４４における片側に全ての電流が流れる
場合を再現したもので、Ｐチャネルトランジスタ３２４
及び３２５、Ｎチャネルトランジスタ３２２及び３２３
から構成されている。
【００１１】そして、オペアンプ３２１の働きによっ
て、ダミー回路のＮチャネルトランジスタ３２２及び３
２３のドレインに印加される電圧、即ちオペアンプ３２
１の入力電圧ＮＳ１は、基準電圧３１に等しくなるよう
に制御される。これにより、入力電圧３０がいかなる電
圧値をとっても、電圧ＮＳ１が基準電圧３１に一致する
ように動作する。
【００１２】即ち、遅延素子３４１〜３４４の出力電圧
の最大値は、遅延素子３４１〜３４４を流れる電流によ
らず基準電圧３１に等しく一定となる。
【００１３】このような構成を有する電圧制御発振器の
発振周波数は、各段の遅延素子３４１〜３４４の出力に
見える負荷容量、具体的には次段の遅延素子のＰチャネ
ルトランジスタ３４１７のゲート容量や、自分の段にお
ける遅延素子の出力端子の拡散層容量等の充放電時間に
反比例する。
【００１４】そこで、負荷容量をＣload、２組のＮチャ
ネルトランジスタ３４１１及び３４１２、３４１３及び
３４１４から成る可変抵抗の容量Ｒdelayとすると、充
放電の際の時定数はＲdelayとＣloadとの積で表され、
発振周波数は１／（Ｒdelay・Ｃload）に比例する。
【００１５】ここで、容量Ｒdelayは、制御電圧生成回
路３２の動作により、基準電圧３１が印加された時に入
力電圧３０によって決定される遅延素子３４１〜３４４
に流れる電流が負荷抵抗（トランジスタ３４１１〜３４
１４）の両端に流れる。よって、基準電圧３１の値をＶ
ref、遅延素子に流れる電流をＩvcoとした場合、ＲdeIa
y＝Ｖref／Ｉvcoとすることができる。
【００１６】従って、発振周波数ｆは次の式のように表
される。
【００１７】 ｆ＝Ｋ１＊Ｉvco／(Ｖref・Ｃload) （１） 但し、Ｋ１は比例定数とする。
【００１８】ここで、基準電圧Ｖrefと付加容量Ｃload
はほぼ一定である。従って、この電圧制御発振器は、入
力電圧３１により決定される電流Ｉvcoに比例して周波
数ｆが変化することになる。
【００１９】
【発明が解決しようとする課題】しかし、上述の電圧制
御発振器には次のような問題があった。通信分野で用い
られるＰＬＬでは、広い温度範囲に渡って厳しいジッタ
の規格を満足しなければならない。そのためには、温度
によってＰＬＬのループゲインが変動しないことが必要
であり、電圧制御発振器の発振周波数も温度によらず一
定であることが望まれる。
【００２０】ところが、図８に示されたような従来の電
圧制御発振器では、発振周波数が温度変動の影響を大き
く受けて変動していた。以下に、その原因について説明
する。
【００２１】遅延素子の負荷抵抗Ｒde1ayは、Ｖref／Ｉ
vcoで表すことができるが、このことは以下の説明から
も導くことができる。
【００２２】図８における遅延素子３４１〜３４４に含
まれる２組のＮチャネルトランジスタ３４１１及び３４
１２、３４１３及び３４１４から成る負荷抵抗の電流−
電圧特性を図９に示す。
【００２３】Ｎチャネルトランジスタ３４１１〜３４１
４のうち、トランジスタ３４１２及び３４１３は、ゲー
ト電圧を制御電圧３３によって制御される。このため、
トランジスタ３４１２及び３４１３の特性は、高電圧領
域で飽和するいわゆるＭＯＳトランジスタのドレイン電
圧−ドレイン電流曲線を描く。一方、トランジスタ３４
１１、３４１４は、ドレインとゲートが短絡されている
ため、その電流−電圧特性は２次曲線を描く。
【００２４】これら２つの曲線を重ね合せたものが、ト
ランジスタ３４１１〜３４１４から成る負荷抵抗の電流
−電圧特性となる。
【００２５】図９における太い実線Ｌ２が室温における
特性を示し、太く粗い点線Ｌ１が高温における特性を示
している。ここで、どちらの特性も電圧が基準電圧Ｖre
fになった時に電流Ｉvcoが流れるという点では一致して
いるが、他の領域では温度によって電圧−電流特性が異
なっている。
【００２６】上述したＲdelay＝Ｖref・Ｉvcoという見
積もりは、負荷抵抗の電流−電圧特性を直線で近似した
ものであるが、現実の特性はこの近似から外れており、
さらにその外れ方も温度によって異なる。
【００２７】上記電圧制御発振器の発振周波数が、流れ
る電流を一定にして温度を変えた場合にどの程度変動す
るかをシミュレーションで調べた結果を図１０に示す。
【００２８】室温としての摂氏２７度における発振周波
数を基準にすると、氷点下２０度では４．３％発振周波
数が高くなり、摂氏１２０度度では７．７％発振周波数
が低くなる。
【００２９】このように、負荷抵抗における電流−電圧
特性が温度によって大きく変動する従来の電圧制御発振
器によれば、その発振周波数が温度変化により大きく変
動することになる。よって、このような電圧制御発振器
を用いてＰＬＬを構成した場合、そのループゲインも温
度により大きく変動してしまい、広い温度範囲に渡って
ジッタの規格を満足することが困難であるという問題が
あった。
【００３０】この問題は、発振周波数が負荷抵抗の電流
−電圧特性に依存する従来の電圧制御発振器では、本質
的に不可避な問題として設計者を悩ませていた。
【００３１】本発明は上記事情に鑑み、温度変化による
発振周波数の変動を抑制することが可能な電圧制御発振
器を提供することを目的とする。
【００３２】
【課題を解決するための手段】本発明の電圧制御発振器
は、第１、第２、…、第ｎの基本素子を備え、前記第１
の基本素子の差動出力が同一の極性で前記第２の基本素
子の差動入力となり、…、第ｎ−１の基本素子の差動出
力が同一の極性で前記第ｎの基本素子の差動入力とな
り、前記第ｎの差動出力が極性が反転されて前記第１の
差動入力となる電圧制御発振器であって、前記第１、第
２、…、第ｎの基本素子はそれぞれ、第１の電源端子に
入力端子が接続され、制御端子に入力される制御電圧に
応じた電流を出力端子から出力する定電流源と、前記定
電流源の出力端子と第２の電源端子との間に並列に接続
され、前記差動入力の一方をそれぞれ与えられて動作
し、前記差動出力の一方をそれぞれの出力端子から出力
する２組のインバータとを備えたことを特徴としてい
る。
【００３３】ここで、前記２組のインバータはそれぞ
れ、前記定電流源から出力された電流を供給されて前記
出力端子を放電又は充電する期間よりも、前記出力端子
を受電又は放電する期間の方が短く、さらに前記制御電
圧により発振周波数が変化するものであってよい。
【００３４】また、前記定電流源が、第１の電源端子に
ソースを接続され、ゲートに前記制御電圧を入力される
第１のＰチャネルトランジスタを含み、前記２組のイン
バータは、前記第１のＰチャネルトランジスタのドレイ
ンにソースが共通に接続された第２、第３のＰチャネル
トランジスタと、前記第２、第３のＰチャネルトランジ
スタのドレインにそれぞれのドレインが接続されソース
が共に第２の電源端子に接続された第１、第２のＮチャ
ネルトランジスタとを含み、前記第２のＰチャネルトラ
ンジスタ及び前記第１のＮチャネルトランジスタのゲー
トと、前記第３のＰチャネルトランジスタ及び前記第２
のＮチャネルトランジスタのゲートとにそれぞれ差動入
力の一方を入力されるものであってもよい。
【００３５】または、前記定電流源が、第１の電源端子
にソースを接続され、ゲートに前記制御電圧を入力され
る第１のＮチャネルトランジスタを含み、前記２組のイ
ンバータは、前記第１のＮチャネルトランジスタのドレ
インにソースが共通に接続された第２、第３のＮチャネ
ルトランジスタと、前記第２、第３のＮチャネルトラン
ジスタのドレインにそれぞれのドレインが接続され、第
２の電源端子にソースが共通に接続された第１、第２の
Ｐチャネルトランジスタとを含み、前記第１のＰチャネ
ルトランジスタ及び前記第２のＮチャネルトランジスタ
のゲートと、前記第２のＰチャネルトランジスタ及び前
記第３のＮチャネルトランジスタのゲートとにそれぞれ
差動入力の一方を入力されるものであってもよい。
【００３６】あるいは前記定電流源は、第１の電源端子
にソースを接続され、ゲートに前記制御電圧を入力され
る第１のＰチャネルトランジスタを含み、前記２組のイ
ンバータは、前記第１のＰチャネルトランジスタのドレ
インにソースが共通に接続された第２、第３のＰチャネ
ルトランジスタと、前記第２、第３のＰチャネルトラン
ジスタのドレインにそれぞれのドレインが接続された第
１、第２のＮチャネルトランジスタと、前記第１のＮチ
ャネルトランジスタのドレインにドレインが接続され、
前記第２のＮチャネルトランジスタのドレインにゲート
が接続され、前記第１のＮチャネルトランジスタのソー
スにソースが接続された第３のＮチャネルトランジスタ
と、前記第２のＮチャネルトランジスタのドレインにド
レインが接続され、前記第１のＮチャネルトランジスタ
のドレインにゲートが接続され、前記第２のＮチャネル
トランジスタのソースにソースが接続された第４のＮチ
ャネルトランジスタとを含み、前記第２のＰチャネルト
ランジスタ及び前記第１のＮチャネルトランジスタのゲ
ートと、前記第３のＰチャネルトランジスタ及び前記第
２のＮチャネルトランジスタのゲートとにそれぞれ差動
入力の一方を入力されるものであってもよい。
【００３７】あるいはまた、前記定電流源は、第１の電
源端子にソースを接続され、ゲートに前記制御電圧を入
力される第１のＮチャネルトランジスタを含み、前記２
組のインバータは、前記第１のＮチャネルトランジスタ
のドレインにソースが共通に接続された第２、第３のＮ
チャネルトランジスタと、前記第２、第３のＮチャネル
トランジスタのドレインにそれぞれのドレインが接続さ
れ、第２の電源端子にソースが共通に接続された第１、
第２のＰチャネルトランジスタと、第２の電源端子にソ
ースが接続され、前記第２のＰチャネルトランジスタの
ドレインにゲートが接続され、前記第１のＰチャネルト
ランジスタのドレインにドレインが接続された第３のＰ
チャネルトランジスタと、第２の電源端子にソースが接
続され、前記第１のＰチャネルトランジスタのドレイン
にゲートが接続され、前記第２のＰチャネルトランジス
タのドレインにドレインが接続された第４のＰチャネル
トランジスタとを含み、前記第１のＰチャネルトランジ
スタ及び前記第２のＮチャネルトランジスタのゲート
と、前記第２のＰチャネルトランジスタ及び前記第３の
Ｎチャネルトランジスタのゲートとにそれぞれ差動入力
の一方を入力されるものであってもよい。
【００３８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【００３９】第１の実施の形態による電圧制御発振器
は、図１に示されるような構成を備えている。この電圧
制御発振器は、複数の基本素子として４段の遅延素子１
１１〜１１４を備えている。初段の遅延素子１１１の出
力信号ＯＵＴ＋及びＯＵＴ−は、同一の極性で次段の遅
延素子１１２の入力信号ＩＮ＋及びＩＮ−として与えら
れ、遅延素子１１２の出力信号ＯＵＴ＋及びＯＵＴ−は
その次段の遅延素子１１３に同一の極性で入力信号ＩＮ
＋及びＩＮ−として与えられ、…、最終段の遅延素子１
１４の出力信号ＯＵＴ＋及びＯＵＴ−は、初段の遅延素
子１１１に極性を反転させて入力信号ＩＮ−及びＩＮ＋
として与えられる。
【００４０】そして、各々の遅延素子１１２〜１１４
は、遅延素子１１１と同様に、Ｐチャネルトランジスタ
１１１３〜１１１５、Ｎチャネルトランジスタ１１１１
〜１１１２を有している。Ｐチャネルトランジスタ１１
１５は、ソースが電源端子に接続され、入力電圧１０を
ゲートに入力されて、入力電圧１０により決定される一
定電流を供給する定電流源として動作する。
【００４１】トランジスタ１１１５のドレインと接地端
子との間には、２つのインバータが並列に接続されてい
る。１つのインバータは、Ｐチャネルトランジスタ１１
１３とＮチャネルトランジスタ１１１１から成り、他の
インバータはＰチャネルトランジスタ１１１４とＮチャ
ネルトランジスタ１１１２とから成る。トランジスタ１
１１３及び１１１１のゲートには入力信号ＩＮ＋が入力
され、共通に接続されたドレインからは出力信号ＯＵＴ
＋が出力される。トランジスタ１１１４及び１１１２の
ゲートには入力信号ＩＮ−が入力され、共通接続された
ドレインからは出力信号ＯＵＴ−が出力される。
【００４２】このような２組のインバータが、遅延素子
１１１〜１１４間でリング状に接続されている。各々の
遅延素子において、２組のインバータのうち一方の入力
信号ＩＮ＋又はＩＮ−がハイレベルであるとき、他方の
入力信号ＩＮ−又はＩＮ＋がローレベルとなる。よっ
て、いずれか一方のインバータが定電流源としてのトラ
ンジスタ１１１５から供給される電流を用いて出力端子
を充電し、他方のインバータは出力端子を放電するとい
う動作を行う。
【００４３】本実施例では、Ｎチャネルトランジスタ１
１１１又は１１１２によって行われる放電の方が、定電
流源から供給される電流によってＰチャネルトランジス
タ１１１３又は１１１４が行う充電よりも強力に駆動さ
れる。よって、図２に示されたように放電が短時間で行
われるのに対し、充電には長い時間を要することにな
る。
【００４４】そして、出力端子が十分充電されて次段の
遅延素子のインバータの論理閾値に達すると、次段の出
力端子の電圧が反転する。このようにして反転する二組
の出力信号ＯＵＴ＋及びＯＵＴ−が伝播されて発振に至
る。よって、発振周波数ｆは定電流源が２つのインバー
タに供給する電流値Ｉvco（入力電圧１０により決定さ
れる)と、定電流源に接続されているインバータの論理
閾値Ｖth logicと、出力端子の容量負荷Ｃloadとによ
り、以下のように表される。
【００４５】 ｆ＝Ｋ２＊Ｉvco／Ｖth logic・Ｃload （２） ここで、Ｋ２は比例定数とする。
【００４６】ここで、定電流Ｉvcoは温度に依存しない
ように生成するのが通例であり、Ｃloadは温度によらず
ほぼ一定であると考えられる。また、閾値Ｖth logicは
ＰチャネルトランジスタとＮチャネルトランジスタの駆
動能力によって決定されるが、温度の変化がトランジス
タの駆動能力に及ぼす影響はＮチャネルトランジスタも
Ｐチャネルトランジスタも同一方向に作用する。
【００４７】例えば、温度が上昇するとＮチャネルトラ
ンジスタ及びＰチャネルトランジスタが共に駆動力が低
下するので、結果的に相殺される。このため、論理閾値
は温度変化に影響を受けにくいとみなし得る。従って、
本実施の形態によれば、発振周波数に対する温度変化の
影響が抑制される。
【００４８】本発明の第２の実施の形態による電圧制御
発振器の構成を図３に示す。本実施の形態は、各々の遅
延素子２１１〜２１４が、上記第１の実施の形態におけ
るトランジスタ１１１１〜１１１５の他に、さらに２つ
のＮチャネルトランジスタ１１１６及び１１１７を有し
ている。
【００４９】これらＮチャネルトランジスタ１１１６及
び１１１７は、トランジスタ１１１１のドレインとトラ
ンジスタ１１１２のドレインとの間で、わずかな電位差
が生じた場合に一方の出力端子の放電を加速するように
作用する。よって、２組のインバータが逆相で動作する
ことを補助することになる。
【００５０】本実施の形態においても、上記第１の実施
の形態と同様に発振周波数は上記（２）式で表されるの
で、温度変化の影響を抑制することができる。
【００５１】図８に示された従来の電圧制御発振器と、
上記第１、第２の実施の形態による電圧制御発振器にお
いて、それぞれ定電流値Ｉvcoを一定とした場合におけ
るそれぞれの温度変化による発振周波数の変動率をシミ
ュレーションで解析した結果を図４に示す。この図４か
らも明らかなように、第１又は第２の実施の形態によれ
ば、従来と比較して発振周波数の温度に対する依存性が
約１／６以下に抑えられていることがわかる。
【００５２】上述のように、第１、第２の実施の形態に
よれば、Ｐチャネルトランジスタ１１１１から成る定電
流源より一定の電流を供給してＰチャネルトランジスタ
１１１３及び１１１４により出力端子の充電を行う期間
よりも、Ｎチャネルトランジスタ１１１１及び１１１２
により出力端子の放電を行う期間の方が短くなるように
構成されていることにより、定電流による充電の期間に
よって発振周波数が決定されるように動作する。即ち、
トランジスタ１１１１又は１１１２のオン抵抗は温度変
化の影響を受けて変動し易いが、このトランジスタ１１
１１または１１１２により放電するときのオン抵抗が周
波数に殆ど影響しないようになる。
【００５３】この結果、温度に依存せず広い温度範囲に
渡って発振周波数が一定な電圧制御発振器を実現するこ
とが可能となる。そして、このような電圧制御発振器を
用いたＰＬＬを構成した場合、その特性は広い温度範囲
に渡ってループゲインを一定に保つことができる。
【００５４】次に、本発明の第３の実施の形態について
図５を用いて説明する。上記第１の実施の形態では、Ｐ
チャネルトランジスタ１１１１で定電流源を構成し、こ
の回路で生成した一定電流を用いて出力端子をＰチャネ
ルトランジスタ１１１３又は１１１４で充電する時間よ
りも、Ｎチャネルトランジスタ１１１１又は１１１２で
放電する時間の方が短くなるようにしている。
【００５５】これに対し、第３の実施の形態ではＮチャ
ネルトランジスタ２１１５で定電流源を構成し、この回
路で生成した一定電流を用いてＮチャネルトランジスタ
２１１１又は２１１２で出力端子を放電する時間より
も、Ｐチャネルトランジスタ２１１３又は２１１４で充
電する時間の方が短くなるように構成した点が相違す
る。
【００５６】この電圧制御発振器は、４段の遅延素子３
１１〜３１４を備えている。初段の遅延素子３１１の出
力信号ＯＵＴ＋及びＯＵＴ−は、同一の極性で次段の遅
延素子３１２の入力信号ＩＮ＋及びＩＮ−として与えら
れ、遅延素子３１２の出力信号ＯＵＴ＋及びＯＵＴ−は
その次段の遅延素子３１３に同一の極性で入力信号ＩＮ
＋及びＩＮ−として与えられ、…、最終段の遅延素子３
１４の出力信号ＯＵＴ＋及びＯＵＴ−は、初段の遅延素
子３１１に極性を反転させて入力信号ＩＮ−及びＩＮ＋
として与えられる。
【００５７】そして、各々の遅延素子３１１〜３１４
は、遅延素子３１１と同様に、Ｐチャネルトランジスタ
２１１３及び２１１４、Ｎチャネルトランジスタ２１１
１、２１１２及び２１１５を有している。Ｎチャネルト
ランジスタ２１１５は、ソースが接地端子に接続され、
入力電圧３０をゲートに入力され、この入力電圧３０に
より決定される一定電流を供給する定電流源として動作
する。
【００５８】トランジスタ２１１５のドレインと電源電
圧端子との間に、２組のインバータが並列に接続されて
いる。１つのインバータは、Ｐチャネルトランジスタ２
１１３とＮチャネルトランジスタ２１１１から成り、他
のインバータはＰチャネルトランジスタ２１１４とＮチ
ャネルトランジスタ２１１２とから成る。トランジスタ
２１１３及び２１１１のゲートに入力信号ＩＮ＋が入力
され、共通接続されたドレインから出力信号ＯＵＴ＋が
出力される。トランジスタ２１１４及び２１１２のゲー
トに入力信号ＩＮ−が入力され、共通接続されたドレイ
ンから出力信号ＯＵＴ−が出力される。
【００５９】このような２組のインバータが、遅延素子
３１１〜３１４間でリング状に接続されている。各々の
遅延素子において、２組のインバータのうち一方の入力
信号ＩＮ＋又はＩＮ−がハイレベルであるとき、他方の
入力信号ＩＮ−又はＩＮ＋がローレベルとなる。よっ
て、いずれか一方のインバータが定電流源としてのトラ
ンジスタ２１１５から供給される電流によって出力端子
を放電し、他方のインバータは出力端子を充電するとい
う動作を行う。
【００６０】本実施例では上記第１、第２の実施の形態
と異なり、Ｐチャネルトランジスタ２１１３又は２１１
４によって行われる出力端子を充電する方が、定電流源
から供給される電流によってＮチャネルトランジスタ２
１１１又は２１１２が放電するよりも強力に駆動され
る。この結果、図６に示されるように充電の方が放電よ
りも短時間で行われることになる。
【００６１】この場合の発振周波数ｆは、定電流源回路
が２つのインバータに供給する電流値Ｉvco（入力電圧
３０により決定される)と、定電流源に接続されている
インバータの論理閾値Ｖth logicと、出力端子の容量負
荷Ｃloadとにより、上記（２）式で表される。
【００６２】よって、本実施の形態においても、上記第
１、第２の実施の形態と同様に発振周波数に与える温度
変化の影響が抑制される。
【００６３】本発明の第４の実施の形態による電圧制御
発振器の構成を、図７に示す。本実施の形態では、上記
第３の実施の形態におけるトランジスタ２１１１〜２１
１５を有する構成に、さらに２つのＰチャネルトランジ
スタ２１１６及び２１１７が付加されている。
【００６４】Ｐチャネルトランジスタ２１１６及び２１
１７は、上記第２の実施の形態におけるＮチャネルトラ
ンジスタ１１１６及び１１１７と同様に作用する。即
ち、トランジスタ２１１１のドレインとトランジスタ２
１１２のドレインとの間でわずかな電位差が生じた場合
に、一方の出力端子の充電を加速するように作用する。
このため、２つのインバータが逆相で動作することを補
助することになる。
【００６５】本実施の形態においても、上記第３の実施
の形態と同様に発振周波数は上記（２）式で表され、温
度変化の影響を抑制することができる。
【００６６】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、上記実施
の形態では遅延素子が４段接続されているが、２段以上
のいずれの数に対しても本発明を適用することができ
る。また、上記第１〜第４の実施の形態における具体的
な回路構成は一例であり、電源端子に一端を接続され入
力電圧により決定される定電流を生成する定電流源と、
定電流源により供給される電流により出力端子を充電又
は放電する時間よりも充電又は放電する時間が短いイン
バータとを備えるものであれば、必要に応じて様々に変
形することが可能である。
【００６７】
【発明の効果】以上説明したように、本発明の電圧制御
発振器によれば、複数段の基本素子において、制御電圧
により決定されて定電流源から供給される定電流に基づ
いて２組のインバータが出力端子を充電又は放電するよ
りも短時間で出力端子を放電又は充電することにより、
定電流による充電又は放電の期間により発振周波数が決
定されるように動作することとなり、温度変化の影響を
受け易いトランジスタのオン抵抗が周波数に影響しない
ようにすることができ、周波数への温度変化の影響を抑
制することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による電圧制御発振
器の構成を示した回路図。
【図２】同電圧制御発振器における充電期間及び放電期
間を対比して示したグラフ。
【図３】本発明の第２の実施の形態による電圧制御発振
器の構成を示した回路図。
【図４】上記第１、第２の実施の形態による電圧制御発
振器と、図８に示された電圧制御発振器におけるそれぞ
れの温度変化に対する発振周波数の変動率をシミュレー
ション解析した結果を示すグラフ。
【図５】本発明の第３の実施の形態による電圧制御発振
器の構成を示した回路図。
【図６】同電圧制御発振器における充電期間及び放電期
間を対比して示したグラフ。
【図７】本発明の第４の実施の形態による電圧制御発振
器の構成を示した回路図。
【図８】従来の電圧制御発振器の構成を示した回路図。
【図９】図８に示された電圧制御発振器における遅延素
子内の負荷抵抗の電流−電圧特性を示したグラフ。
【図１０】図８に示された電圧制御発振器における温度
変化に対する発振周波数の変動率をシミュレーション解
析した結果を示すグラフ。
【符号の説明】
１１１〜１１４、２１１〜２１４、３１１〜３１４、４
１１〜４１４ 遅延素子 １０、２０、３０、４０ 入力電圧 １１１１、１１１２、１１１６、１１１７、２１１１、
２１１２、２１１５ Ｎチャネルトランジスタ １１１３〜１１１５、２１１３、２１１４、２１１６、
２１１７ Ｐチャネルトランジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１、第２、…、第ｎ（ｎは２以上の整
    数）の基本素子を備え、前記第１の基本素子の差動出力
    が同一の極性で前記第２の基本素子の差動入力となり、
    …、第ｎ−１の基本素子の差動出力が同一の極性で前記
    第ｎの基本素子の差動入力となり、前記第ｎの差動出力
    が極性が反転されて前記第１の差動入力となる電圧制御
    発振器であって、 前記第１、第２、…、第ｎの基本素子はそれぞれ、 第１の電源端子に入力端子が接続され、制御端子に入力
    される制御電圧に応じた電流を出力端子から出力する定
    電流源と、 前記定電流源の出力端子と第２の電源端子との間に並列
    に接続され、前記差動入力の一方をそれぞれ与えられて
    動作し、前記差動出力の一方をそれぞれの出力端子から
    出力する２組のインバータと、 を備えることを特徴とする電圧制御発振器。
  2. 【請求項２】前記２組のインバータはそれぞれ、前記定
    電流源から出力された電流を供給されて前記出力端子を
    放電又は充電する期間よりも、前記出力端子を充電又は
    放電する期間の方が短く、さらに前記制御電圧により発
    振周波数が変化することを特徴とする請求項１記載の電
    圧制御発振器。
  3. 【請求項３】前記定電流源は、前記第１の電源端子にソ
    ースを接続され、ゲートに前記制御電圧を入力される第
    １のＰチャネルトランジスタを含み、 前記２組のインバータは、前記第１のＰチャネルトラン
    ジスタのドレインにソースが共通に接続された第２、第
    ３のＰチャネルトランジスタと、前記第２、第３のＰチ
    ャネルトランジスタのドレインにそれぞれのドレインが
    接続されソースが共に第２の電源端子に接続された第
    １、第２のＮチャネルトランジスタとを含み、前記第２
    のＰチャネルトランジスタ及び前記第１のＮチャネルト
    ランジスタのゲートと、前記第３のＰチャネルトランジ
    スタ及び前記第２のＮチャネルトランジスタのゲートと
    にそれぞれ差動入力の一方を入力されることを特徴とす
    る請求項１又は２記載の電圧制御発振器。
  4. 【請求項４】前記定電流源は、前記第１の電源端子にソ
    ースを接続され、ゲートに前記制御電圧を入力される第
    １のＮチャネルトランジスタを含み、 前記２組のインバータは、前記第１のＮチャネルトラン
    ジスタのドレインにソースが共通に接続された第２、第
    ３のＮチャネルトランジスタと、前記第２、第３のＮチ
    ャネルトランジスタのドレインにそれぞれのドレインが
    接続され、第２の電源端子にソースが共通に接続された
    第１、第２のＰチャネルトランジスタとを含み、前記第
    １のＰチャネルトランジスタ及び前記第２のＮチャネル
    トランジスタのゲートと、前記第２のＰチャネルトラン
    ジスタ及び前記第３のＮチャネルトランジスタのゲート
    とにそれぞれ差動入力の一方を入力されることを特徴と
    する請求項１又は２記載の電圧制御発振器。
  5. 【請求項５】前記定電流源は、前記第１の電源端子にソ
    ースを接続され、ゲートに前記制御電圧を入力される第
    １のＰチャネルトランジスタを含み、 前記２組のインバータは、前記第１のＰチャネルトラン
    ジスタのドレインにソースが共通に接続された第２、第
    ３のＰチャネルトランジスタと、前記第２、第３のＰチ
    ャネルトランジスタのドレインにそれぞれのドレインが
    接続されソースが共に第２の電源端子に接続された第
    １、第２のＮチャネルトランジスタと、前記第１のＮチ
    ャネルトランジスタのドレインにドレインが接続され、
    前記第２のＮチャネルトランジスタのドレインにゲート
    が接続され、前記第１のＮチャネルトランジスタのソー
    スにソースが接続された第３のＮチャネルトランジスタ
    と、前記第２のＮチャネルトランジスタのドレインにド
    レインが接続され、前記第１のＮチャネルトランジスタ
    のドレインにゲートが接続され、前記第２のＮチャネル
    トランジスタのソースにソースが接続された第４のＮチ
    ャネルトランジスタとを含み、前記第２のＰチャネルト
    ランジスタ及び前記第１のＮチャネルトランジスタのゲ
    ートと、前記第３のＰチャネルトランジスタ及び前記第
    ２のＮチャネルトランジスタのゲートとにそれぞれ差動
    入力の一方を入力されることを特徴とする請求項１又は
    ２記載の電圧制御発振器。
  6. 【請求項６】前記定電流源は、前記第１の電源端子にソ
    ースを接続され、ゲートに前記制御電圧を入力される第
    １のＮチャネルトランジスタを含み、 前記２組のインバータは、前記第１のＮチャネルトラン
    ジスタのドレインにソースが共通に接続された第２、第
    ３のＮチャネルトランジスタと、前記第２、第３のＮチ
    ャネルトランジスタのドレインにそれぞれのドレインが
    接続され、第２の電源端子にソースが共通に接続された
    第１、第２のＰチャネルトランジスタと、第２の電源端
    子にソースが接続され、前記第２のＰチャネルトランジ
    スタのドレインにゲートが接続され、前記第１のＰチャ
    ネルトランジスタのドレインにドレインが接続された第
    ３のＰチャネルトランジスタと、第２の電源端子にソー
    スが接続され、前記第１のＰチャネルトランジスタのド
    レインにゲートが接続され、前記第２のＰチャネルトラ
    ンジスタのドレインにドレインが接続された第４のＰチ
    ャネルトランジスタとを含み、前記第１のＰチャネルト
    ランジスタ及び前記第２のＮチャネルトランジスタのゲ
    ートと、前記第２のＰチャネルトランジスタ及び前記第
    ３のＮチャネルトランジスタのゲートとにそれぞれ差動
    入力の一方を入力されることを特徴とする請求項１又は
    ２記載の電圧制御発振器。
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