JPS6133017A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6133017A JPS6133017A JP15481484A JP15481484A JPS6133017A JP S6133017 A JPS6133017 A JP S6133017A JP 15481484 A JP15481484 A JP 15481484A JP 15481484 A JP15481484 A JP 15481484A JP S6133017 A JPS6133017 A JP S6133017A
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- JP
- Japan
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- data output
- inverter
- data
- transistors
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯＳ）ランジスタを用いた半導体メモリ、特
に０ＭＯ８によって構成されたトライステートの出力回
路を持ったメモリ回路に関する。
に０ＭＯ８によって構成されたトライステートの出力回
路を持ったメモリ回路に関する。
（従来の技術）
トライステート出力回路は、出力がハイレベル及びロウ
レベルの他にフローティング状態をとり得る回路である
。
レベルの他にフローティング状態をとり得る回路である
。
第２図は従来のトライステート出力回路の一例の回路図
である。
である。
第２図において、Ｑｌ＋ Ｑ２ ｒ Ｑｓ ＋ Ｑｓ
＋ Ｑｅ ＊ ＱｔｔはＰチャンネル型ＭＯ８）ランジ
スタ（以下ＰＭＯ８Ｔと呼ぶ）、Ｑａ 、Ｑ４ 、Ｑ７
、ＱＢ 、Ｑｌ。、Ｑ０２はＮチャンネル型ＭＯ８）
ランジスタ（以下ＮＭＯ８Ｔと呼ぶ）、１はＰＭＯ８Ｔ
Ｑ１．Ｑ２ 、ＮＭＯ８ＴＱｓ、Ｑ４で構成されるＮＡ
ＮＤゲート、２はＰＭＯ８ＴＱｓ。
＋ Ｑｅ ＊ ＱｔｔはＰチャンネル型ＭＯ８）ランジ
スタ（以下ＰＭＯ８Ｔと呼ぶ）、Ｑａ 、Ｑ４ 、Ｑ７
、ＱＢ 、Ｑｌ。、Ｑ０２はＮチャンネル型ＭＯ８）
ランジスタ（以下ＮＭＯ８Ｔと呼ぶ）、１はＰＭＯ８Ｔ
Ｑ１．Ｑ２ 、ＮＭＯ８ＴＱｓ、Ｑ４で構成されるＮＡ
ＮＤゲート、２はＰＭＯ８ＴＱｓ。
Ｑ６ 、ＮＭＯ８ＴＱ７．ＱＢで構成されるＮＯＲゲー
ト、３はＰＭＯ８ＴＱ＊ 、ＮＭＯ８ＴＱ１ｏで構成さ
れるインバータ、ＤＢはメモリセルの情報を伝える正相
のデータ・バス信号、ＤＯＥはデータ出力制御信号、Ｄ
ＯＵＴはデータ出力端子である。データ出力制御信号
ＤＯＥが＠１”レベルのときは、ＮＡＮＤゲート１のＱ
２がオフ、Ｑ４がオン、ＮＯＲゲート２のＱ５がオン、
Ｑｓがオフしているため、データ・バス信号ＤＢに応じ
て、Ｑ１□がオンｂ （ｈ□がオフ、またはＱｌｌがオ
フ、Ｑｌ、がオンするため、データ出力端子Ｄ ＯＵＴ
は“１”または１０”のレベルとなる。また、データ出
力制御信号ＤＯＥが゛０″レベルのときは、ＮＡＮＤゲ
ート１のＱ２がオン、Ｑ４がオフ、ＮＯＲゲート２のＱ
５がオフｂＱｓがオンしているため、データ・バス信号
ＤＢのいかんにかかわらずｂ ＱＭｓ□５Ｑ工２が共
にオフし、データ出力端子ＤＯＵＴはフローティング状
態となる。
ト、３はＰＭＯ８ＴＱ＊ 、ＮＭＯ８ＴＱ１ｏで構成さ
れるインバータ、ＤＢはメモリセルの情報を伝える正相
のデータ・バス信号、ＤＯＥはデータ出力制御信号、Ｄ
ＯＵＴはデータ出力端子である。データ出力制御信号
ＤＯＥが＠１”レベルのときは、ＮＡＮＤゲート１のＱ
２がオフ、Ｑ４がオン、ＮＯＲゲート２のＱ５がオン、
Ｑｓがオフしているため、データ・バス信号ＤＢに応じ
て、Ｑ１□がオンｂ （ｈ□がオフ、またはＱｌｌがオ
フ、Ｑｌ、がオンするため、データ出力端子Ｄ ＯＵＴ
は“１”または１０”のレベルとなる。また、データ出
力制御信号ＤＯＥが゛０″レベルのときは、ＮＡＮＤゲ
ート１のＱ２がオン、Ｑ４がオフ、ＮＯＲゲート２のＱ
５がオフｂＱｓがオンしているため、データ・バス信号
ＤＢのいかんにかかわらずｂ ＱＭｓ□５Ｑ工２が共
にオフし、データ出力端子ＤＯＵＴはフローティング状
態となる。
（発明が解決しようとする問題点）
以上説明したように、ＮＡＮＤゲート及びＮＯＲゲート
はそれぞれ４つのトランジスタ、インバータは２つのト
ランジスタで構成されるため、第２図に示すような従来
例のトライステート出力回路においてはｍ Ｑ、〜Ｑｔ
ｚの１２個ものトランジスタが必要である。一般的に集
積回路においては、トランジスタ数の増加はチップ面積
の増加につながり、好ましくないという問題がある。
はそれぞれ４つのトランジスタ、インバータは２つのト
ランジスタで構成されるため、第２図に示すような従来
例のトライステート出力回路においてはｍ Ｑ、〜Ｑｔ
ｚの１２個ものトランジスタが必要である。一般的に集
積回路においては、トランジスタ数の増加はチップ面積
の増加につながり、好ましくないという問題がある。
本発明の目的は、少いトランジスタ数で構成されたトラ
イステート出力回路を持つメモリ回路を提供することに
ある。
イステート出力回路を持つメモリ回路を提供することに
ある。
（問題点を解決するだめの手段）
本発明のメモリ回路は、メモリセルの情報を伝えるデー
タ・バス信号を入力とするインバータと、該インバータ
の出力端とデータ出力端子との間に接続されデータ出力
制御信号を入力し該データ出力制御信号の論理レベルに
より前記データ出力端子をデータ出力状態またはフロー
ティング状態とするトランスファゲートとを含んで構成
される。
タ・バス信号を入力とするインバータと、該インバータ
の出力端とデータ出力端子との間に接続されデータ出力
制御信号を入力し該データ出力制御信号の論理レベルに
より前記データ出力端子をデータ出力状態またはフロー
ティング状態とするトランスファゲートとを含んで構成
される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
この実施例は、メモリセルの情報を伝えるデータ・バス
信号ＤＢを入力とするインバータ４と、このインバータ
の出力端とデータ出力端子Ｄ ＯＵＴとの間に接続され
データ出力制御信号ＤＯＥを入力しこのデータ出力制御
信号の論理レベルによりデータ出力端子ＤＯＵＴをデー
タ出力状態またはフローティング状態とするトランスフ
ァゲート６とを含んで構成される。
信号ＤＢを入力とするインバータ４と、このインバータ
の出力端とデータ出力端子Ｄ ＯＵＴとの間に接続され
データ出力制御信号ＤＯＥを入力しこのデータ出力制御
信号の論理レベルによりデータ出力端子ＤＯＵＴをデー
タ出力状態またはフローティング状態とするトランスフ
ァゲート６とを含んで構成される。
インバータ４はＰＭＯ８ＴＱ １ｔ 、ＮＭＯ８ＴＱ、
ｚで構成され、トランスファゲート６はＮＭＯ８Ｔ Ｑ
ｌｓ。
ｚで構成され、トランスファゲート６はＮＭＯ８Ｔ Ｑ
ｌｓ。
ＰＭＯ８ＴＱ１４で構成される。また、インバータ５は
ＰＭＯ８ＴＣｂｓ、ＮＭＯ８ＴＱ１ｍで構成される。ま
た、データ・バス信号ＤＢはデータ・バス信号ＤＢの逆
相信号である。
ＰＭＯ８ＴＣｂｓ、ＮＭＯ８ＴＱ１ｍで構成される。ま
た、データ・バス信号ＤＢはデータ・バス信号ＤＢの逆
相信号である。
次に、この実施例の動作について説明する。
データ出力制御信号ＤＯＥが″１”レベルのときは、ト
ランジスタＱｔｉ、Ｑｔｔが共にオンしているため、デ
ータ・バス信号ＤＢに応じてｂＱｔがオンｍＱｚがオフ
、またはＱｌがオフ％Ｑ、がオンするため、データ出力
端子Ｄ ＯＵＴは”１＃または゛０＃レベルとなる。ま
た、データ制御信号ＤＯＥが″０”レベルのときは、Ｑ
ａ＝Ｑ４が共にオフしているため、データ・バス信号Ｄ
Ｂのいかんにかかわらず、データ出力端子Ｉ）ｏｔｒｔ
はフローティング状態と寿る。ここで１本発明によるメ
モリ回路のトライステート出力回路はＱ１〜Ｑ６の６個
のトランジスタによって構成されている。
ランジスタＱｔｉ、Ｑｔｔが共にオンしているため、デ
ータ・バス信号ＤＢに応じてｂＱｔがオンｍＱｚがオフ
、またはＱｌがオフ％Ｑ、がオンするため、データ出力
端子Ｄ ＯＵＴは”１＃または゛０＃レベルとなる。ま
た、データ制御信号ＤＯＥが″０”レベルのときは、Ｑ
ａ＝Ｑ４が共にオフしているため、データ・バス信号Ｄ
Ｂのいかんにかかわらず、データ出力端子Ｉ）ｏｔｒｔ
はフローティング状態と寿る。ここで１本発明によるメ
モリ回路のトライステート出力回路はＱ１〜Ｑ６の６個
のトランジスタによって構成されている。
上記実施例は、０ＭＯ８構成で説明したが、本発明はこ
れに限定されない。
れに限定されない。
（発明の効果）
以上説明したように、本発明によれば、６個のトランジ
スタでメモリ回路のトライステート出力回路が実現でき
、それは従来例の半分のトランジスタ数で済む。従って
、バイトワイドのメモリ回路等トライステート出力回路
を多く持つメモリ回路においては、本発明の効果は非常
に大きい。
スタでメモリ回路のトライステート出力回路が実現でき
、それは従来例の半分のトランジスタ数で済む。従って
、バイトワイドのメモリ回路等トライステート出力回路
を多く持つメモリ回路においては、本発明の効果は非常
に大きい。
第１図は本発明の一実施例の回路図、第２図は従来のト
ライステート出力回路の一例の回路図である。１・・曲
ＮＡＮＤゲート、２・・・・・・ＮＯＲゲ−）、３，４
．５・・・・・・インバータ、６・曲・トランスファゲ
ート、ＤＢ・・・・・・データ・バス信号（正相）、Ｄ
Ｂ・・・・・・ｆ−タ・バス信号（逆相） 、 ＤＯＥ
・・・・・・データ出力制御信号、ＤＯＵＴ・・・・・
・データ出力端子、Ｑ□ｒ Ｑｓ ＋ Ｑｓ ＋ Ｑｓ
＋ Ｑｓ ＩＱＩＩ ＩＱ１４＋ＱＣｓ・・・・・・
Ｐチャンネル型ＭＯ８）ランジスタｓ Ｑ３１Ｑ４１Ｑ
７１Ｑａ ＩＱＩＯＩＱ１２ ＋Ｑｌｓ ＩＱＩＩＩ−
−Ｎチャンネル型ＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋、ｆ“’フ’＞−６
−”’□′冷・′
ライステート出力回路の一例の回路図である。１・・曲
ＮＡＮＤゲート、２・・・・・・ＮＯＲゲ−）、３，４
．５・・・・・・インバータ、６・曲・トランスファゲ
ート、ＤＢ・・・・・・データ・バス信号（正相）、Ｄ
Ｂ・・・・・・ｆ−タ・バス信号（逆相） 、 ＤＯＥ
・・・・・・データ出力制御信号、ＤＯＵＴ・・・・・
・データ出力端子、Ｑ□ｒ Ｑｓ ＋ Ｑｓ ＋ Ｑｓ
＋ Ｑｓ ＩＱＩＩ ＩＱ１４＋ＱＣｓ・・・・・・
Ｐチャンネル型ＭＯ８）ランジスタｓ Ｑ３１Ｑ４１Ｑ
７１Ｑａ ＩＱＩＯＩＱ１２ ＋Ｑｌｓ ＩＱＩＩＩ−
−Ｎチャンネル型ＭＯ８）ランジスタ。 代理人 弁理士 内 原 晋、ｆ“’フ’＞−６
−”’□′冷・′
Claims (1)
- メモリセルの情報を伝えるデータ・バス信号を入力と
するインバータと、該インバータの出力端とデータ出力
端子との間に接続されデータ出力制御信号を入力し該デ
ータ出力制御信号の論理レベルにより前記データ出力端
子をデータ出力状態またはフローティング状態とするト
ランスファゲートとを含むことを特徴とするメモリ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481484A JPS6133017A (ja) | 1984-07-25 | 1984-07-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481484A JPS6133017A (ja) | 1984-07-25 | 1984-07-25 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133017A true JPS6133017A (ja) | 1986-02-15 |
Family
ID=15592458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15481484A Pending JPS6133017A (ja) | 1984-07-25 | 1984-07-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888500A (en) * | 1987-03-30 | 1989-12-19 | Sgs Thomson Microelectronics Spa | TTL-compatible cell for CMOS integrated circuits |
-
1984
- 1984-07-25 JP JP15481484A patent/JPS6133017A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888500A (en) * | 1987-03-30 | 1989-12-19 | Sgs Thomson Microelectronics Spa | TTL-compatible cell for CMOS integrated circuits |
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