JPH05275988A - 信号遅延方法、信号遅延装置及び信号遅延装置用回路 - Google Patents

Abstract

(57)【要約】 【目的】 高精度な遅延信号を得ると共に、全信号経路
に係る総遅延時間を配慮した信号遅延方法，信号遅延装
置及び信号遅延装置用回路を得る。 【構成】 入力信号を遅延させて、該入力信号に対して
遅延時間の異なる複数の遅延信号を出力する信号遅延手
段１と、前記複数の遅延信号の内から、前記入力信号に
対して所定の遅延時間を有する遅延信号を選択する信号
選択手段２，３とを一回路ユニット内とに設けたことを
特徴とする信号遅延装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号遅延方法、信号遅延
装置及び信号遅延装置用回路に関し、更に詳しくは、高
精度な遅延を得ると共に、全信号経路に係る総遅延時間
を配慮した信号遅延方法、信号遅延装置及び信号遅延装
置用回路に関する。

【０００２】

【従来の技術】従来、ある信号に任意の遅延時間を持た
せる場合、市販のディレイラインを使用するのが一般的
であった。このようなディレイラインの内部構造として
は、同軸ケーブルや遅延ケーブルのような構造の分布定
数型や、ディスクリートのＬ，Ｃで構成する集中定数型
があり、精度の良い遅延信号を得ることができる。

【０００３】

【発明が解決しようとする課題】しかしながら、この種
のディレイラインは、非常に高価であるという欠点を有
している。一方、安価に遅延信号を得る手法として、集
積回路のディレイ素子を複数段重ねることによって所望
の遅延時間を得ることが考えられるが、製造工程でのば
らつきや、温度、湿度、電源電圧の変動によって遅延時
間が大きく影響されるという欠点を有するため、必要な
精度の遅延信号を得ることはできない。

【０００４】本発明は、上記の課題を解決するためにな
されたものであって、その第１の目的は、一つの集積回
路内で、所望の遅延時間を高精度に得ることのできる信
号遅延方法を提供することにある。その第２の目的は、
簡単な構成で所望の遅延時間を高精度に管理することが
でき、しかも一つの集積回路内で実現可能な信号遅延装
置を提供することにある。その第３の目的は、全信号に
係る総遅れ時間をも配慮した信号遅延装置を提供するこ
とにある。その第４の目的は、例え入力される信号のデ
ューティーが崩れていても、高精度な遅延信号を得るこ
とのできる信号遅延装置を提供することにある。その第
５の目的は、回路外のＣＰＵ等により、遅延信号に対し
て遅延時間の微調整やマニュアルでの選択を行える信号
遅延装置を提供することにある。その第６の目的は、回
路外の出力信号決定手段を用いることにより、遅延信号
を高精度に管理することができ、しかも一つの集積回路
内で実現可能な信号遅延装置用回路を提供することにあ
る。

【０００５】

【課題を解決するための手段】本発明の第１の目的は、
入力信号を遅延させて得られる、互いに異なる遅延時間
を有する複数の遅延信号の内から、前記入力信号と特定
の関係にある遅延信号の選択を、一回路ユニット内で行
うことを特徴とする信号遅延方法によって達成される。

【０００６】本発明の第２の目的は、入力信号を遅延さ
せて、該入力信号に対して遅延時間の異なる複数の遅延
信号を出力する信号遅延手段と、前記複数の遅延信号の
内から、前記入力信号に対して所定の遅延時間を有する
遅延信号を選択する信号選択手段と、を一回路ユニット
内とに設けたことを特徴とする信号遅延装置によって達
成される。

【０００７】本発明の第３の目的は、入力信号を遅延さ
せて、該入力信号に対して遅延時間の異なる複数の遅延
信号を出力する信号遅延手段と、前記複数の遅延信号の
内から、前記入力信号に対して特定の関係にある遅延信
号を検出する信号検出手段と、前記信号検出手段での検
出結果に基づいて前記複数の遅延信号の内から出力すべ
き遅延信号を決定する出力信号決定手段と、を有するこ
とを特徴とする信号遅延装置によって達成される。

【０００８】本発明の第４の目的は、主入力信号を遅延
させて、該主入力信号に対して遅延時間の異なる複数の
遅延信号を出力する主信号遅延手段と、前記主入力信号
とは異なる副入力信号を遅延させて、前記副入力信号に
対して遅延時間の異なる複数の遅延信号を出力する副信
号遅延手段と、前記主信号遅延手段より出力される複数
の遅延信号の内から、前記主入力信号に対して特定の位
相関係にある遅延信号を検出する信号検出手段と、前記
信号検出手段での検出結果に基づいて前記主信号遅延手
段より出力される複数の遅延信号の内から出力すべき遅
延信号を決定する主出力信号決定手段と、前記信号検出
手段での検出結果に基づいて前記副信号遅延手段より出
力される複数の遅延信号の内から出力すべき遅延信号を
決定する副遅延出力決定手段と、を有することを特徴と
する信号遅延装置によって達成される。

【０００９】本発明の第５の目的は、入力信号を遅延さ
せて、該入力信号に対して遅延時間の異なる複数の遅延
信号を出力する信号遅延手段と、前記複数の遅延信号の
内から、前記入力信号に対して特定の位相関係にある遅
延信号を検出する信号検出手段と、前記基準信号検出手
段での検出結果を補正する補正手段と、前記補正手段で
の補正結果に基づいて前記複数の遅延信号の内から出力
すべき遅延信号を決定する出力信号決定手段と、を有す
ることを特徴とする信号遅延装置によって達成される。

【００１０】本発明の第６の目的は、入力信号を遅延さ
せて、該入力信号に対して遅延時間の異なる複数の遅延
信号を出力する信号遅延手段と、前記複数の遅延信号の
内から、前記入力信号に対して特定の関係にある遅延信
号を検出する信号検出手段とを一回路ユニット内に有す
ることを特徴とする信号遅延装置用回路によって達成さ
れる。

【００１１】

【作用】本発明において、信号遅延手段から出力される
複数の遅延信号の中から、基準信号検出手段により入力
信号と特定の関係にある遅延信号が検出され、この基準
信号検出手段の検出結果に基づいて出力信号決定手段に
より出力されるべき遅延信号が選択的に出力される。

【００１２】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の第１の実施例の全体構成
を示す構成図である。この図１において、１は入力信号
を遅延させて複数の遅延信号を得るための、本発明の信
号遅延手段を構成するディレイ素子群である。また、２
は本発明の信号検出手段を構成する基準信号検出部、３
は本発明の出力信号決定手段を構成する出力信号決定群
であり、この基準信号検出部２と出力信号決定群３とに
よって、所定の遅延時間を有する遅延信号を選択する信
号選択手段を構成している。更に、後述の通り、出力信
号決定群３は複数の出力信号決定部３ａ〜３ｎから構成
されている。

【００１３】ここで、本発明の信号遅延装置に入力する
入力信号としては、高精度の遅延信号を得るために、デ
ューティーが５０％の矩形波であるクロック信号を用い
ることが好ましい。以下の実施例においては、入力信号
としてクロック信号を前提とした説明を行っている。

【００１４】図２はディレイ素子群１の内部構成の一例
を示した構成図である。この図２に示す例では、集積回
路の内部セル（インバータ）を使用して複数段重ねてデ
ィレイ素子群を構成している。前記ディレイ素子群１に
おいては、クロック信号のデューティーが最終段までく
ずれないように、各段毎に２個のインバータを接続して
いる。また、各インバータの分岐数やファンアウト数を
揃えて、各段毎のばらつきを最少限に抑えるように構成
している。従って、図２においては、ＤＬ0 〜ＤＬn が
実際にディレイ素子群１で得られる遅延信号であり、分
岐数やファンアウト数を揃えるためのダミー信号である
ＤＬ0D〜ＤＬnDは、遅延信号の経路とインピーダンス等
を等しくするためにダミーのインバータ等に入力され
る。また、このディレイ素子群の段数に関して特に制限
はないが、各々のディレイ素子における遅延時間が、温
度変化等の環境変化によってｔｙｐ値に対して１／３倍
から３倍の範囲を変化する可能性があるため、各々のデ
ィレイ素子の遅延時間の変化をも考慮して基準信号を検
出することができ、且つ所望の遅延時間が得られるよう
な段数をとっておくと安全である。尚、本発明の信号遅
延手段はこれに限定されるものではなく、クロック信号
に対して異なる遅延時間を有する複数の遅延信号を発生
させる構成であればよく、例えばカウンタ等を利用する
ことも可能である。

【００１５】図３は基準信号検出部２の内部構成の一例
を示した構成図である。この基準信号検出部２では、デ
ィレイ素子群１で得られた複数の遅延信号と入力信号と
を受けて、入力信号と特定の関係にある遅延信号を検出
している。ここで、基準信号検出部２が検出する特定の
関係とは、主として入力信号に対して遅延信号が特定量
の位相差を有する関係のことを表すが、本発明はこれに
限定されない。遅延時間に影響を与える温度等の外部要
因に対して、実質的に影響を受けない入力信号及び遅延
信号中の因子に着目し、そこに検出し得る何かしらの関
係が存在すれば、本発明は実施可能である。本実施例に
おいては、温度等に対して実質的に影響を受けない波長
に着目し、入力信号及び遅延信号の各々の波長の関係、
つまり位相差に基づいて検出を行っている。

【００１６】また特に、入力信号がクロック信号である
場合には、同位相（位相差が１周期の整数倍）若しくは
逆位相（位相差が半周期の奇数倍）の関係を検出するこ
とが好ましい。そこで、本明細書においては、クロック
信号に対して同位相若しくは逆位相の関係にあること
を、位相同期の関係と称することにし、本実施例では、
逆位相の関係にある遅延信号を検出するように構成して
ある。

【００１７】この図３に示す例では、フリップフロップ
群２ａを構成する複数のフリップフロップの一端にクロ
ック信号ＣＬＫが入力され、それぞれの他端にはディレ
イ素子群１からの遅延信号ＤＬが各々接続されている。
そして、あるフリップフロップの正端子と隣接するフリ
ップフロップの負端子とを受ける論理積回路が各々接続
されている。従って、フリップフロップからの出力信号
の内、初めて“Ｈ”になったフリップフロップに対応す
る論理積回路からの出力（セレクト信号ＳＬ）のみが
“Ｈ”となり、このセレクト信号が、クロック信号に位
相同期した遅延信号を表す検出結果となる。尚、このよ
うなセレクト信号ＳＬを出力できる回路であれば、この
図３の回路構成に限定されるものではなく、フリップフ
ロップを他のものに置換したり、論理積の論理を反転さ
せたものでも、同様の基準信号検出部を実現することが
できる。

【００１８】図４は基準信号検出部２での位相同期検出
の基本的タイミングを示したタイムチャートであり、例
として、前記ディレイ素子群１のｎ段目〜（ｎ＋３）段
目から出力される遅延信号ＤＬn 〜ＤＬn+3 と、クロッ
ク信号（図４(a))との、位相同期の検出を示している。
この図４においては、遅延信号ＤＬn+2 が、クロック信
号と位相同期していることが理解される。

【００１９】また、ディレイ素子群１の段数によって
は、図５のタイムチャートに示す如く位相同期する信号
が複数検出される可能性がある。即ち、この図５におい
ては、ＤＬn+2 、ＤＬn+m+3 、ＤＬn+m の３箇所で位相
同期している。しかし、位相同期の検出は一箇所で検出
されれば充分であり、この実施例ではクロック信号に対
して同位相の遅延信号ＤＬn+m は検出されないように、
フリップフロップ及び論理積回路が組み合わせられてい
る。また、逆位相の関係にある遅延信号ＤＬn+2、ＤＬn
+m+3 については、誤動作防止のために、後述する構成
によってマスクし、何方か一つのみを検出するようにす
ることが好ましい。

【００２０】図６は図１に示されている出力信号決定部
３ａの内部構成の一例を示した構成図である。この出力
信号決定部３ａは、基準信号検出部２からの検出結果に
対応する遅延信号（これは後述する割り付け式によって
予め割り付けられている）を出力する部位であり、複数
の論理積回路から構成されている。従って、基準信号検
出部２の検出結果“Ｈ”が入力されて論理積回路に接続
されているディレイ素子群１からの遅延信号ＤＬが、所
望の遅延時間を有する遅延信号として出力される。

【００２１】尚、所望の遅延時間を有する遅延信号を一
つのみ出力する場合には、出力信号決定手段を出力信号
決定部３ａのみで構成することが可能であるが、複数の
出力を要するような場合には各々割付を変えた複数の出
力信号決定部３ｂ〜３ｎをディレイ素子群１及び基準信
号検出部２に対して並列的に接続する。この結果、一つ
の信号遅延装置から、各々の出力信号決定部より各々異
なる遅延時間を有した遅延信号を出力させることが可能
となり、例えば遅延時間が１０ｎｓ、２０ｎｓ、３０ｎ
ｓである３つの遅延信号を同時に出力することもでき
る。

【００２２】また、本実施例においては、ディレイ素子
群１と基準信号検出部２とにより全体の精度が決定さ
れ、特にディレイ素子群においては、インバータとその
配線ディレイにより精度が決定される。従って、本明細
書中に特に詳述しないが、遅延時間の精度を上げる為
に、次のような点に留意して回路設計を行うと良い。 ・インバータのディレイとその配線ディレイに関して最
少のものを選択する。 ・ディレイのばらつきを少なくするために、ファンアウ
トの大きいものや配線ディレイの小さいものを使用し、
各インバータのファンアウト及び分岐数が均一になるよ
うに設計する。 ・正理論と負理論とを組み合わせて、デューティーが崩
れないようにする。 ・不必要なゲートは極力少なくする。 ・レイアウトの際はディレイ素子群をブロック化して配
置する。 ・１段当たりの遅延時間は、レイアウト後のｔｙｐ値を
参考にして設計する。

【００２３】以上のような構成からなる本発明は、ディ
ジタル回路のみで構成することが可能であるから、例え
ばディレイ素子群と基準信号検出部と出力信号決定部と
を１つの集積回路内に設けることができる。また、ディ
レイ素子群及び基準信号検出部のみを１つの集積回路内
に設け、信号遅延装置用回路とすることもできる。

【００２４】上述の構成を有する本実施例の回路の動作
は、以下の通りである。外部より与えられるクロック信
号ＣＬＫは、ディレイ素子群１の複数段のディレイ素子
により遅延が与えられ、異なる遅延時間を有する複数の
遅延信号ＤＬが発生する。この複数の遅延信号ＤＬは、
基準信号検出部２のフリップフロップ群２ａの各々のフ
リップフロップの一方の端子に供給される。

【００２５】また、前記各々のフリップフロップの他方
の端子にはクロック信号ＣＬＫが供給されており、各々
のフリップフロップは、クロック信号ＣＬＫと遅延信号
ＤＬとの立ち上がり（或いは立ち下がり）を検出するこ
とにより、クロック信号ＣＬＫに対して位相同期してい
る遅延信号ＤＬを検出する。そして、論理積回路群２ｂ
で、該検出された遅延信号に対応する論理積回路からの
セレクト信号ＳＬのみが“Ｈ”レベルとなる。

【００２６】こうして基準信号検出部２より出力される
セレクト信号ＳＬは、例えば以下の割り付け式に基づい
たディレイ素子群１からの遅延信号ＤＬと、一の論理積
回路に入力される。

【００２７】 Ａ＝（Ｂ／Ｃ）×Ｄ−Ｅ／Ｆ …（１） ここで、 Ａ：クロック信号の入力される点からの経路長（又はク
ロック信号が入力される点から通過する回路素子） Ｂ：所望の遅延時間 Ｃ：基準信号検出部でクロック信号と同位相の遅延信号
を検出する場合にはクロック信号の一周期、若しくは、
基準信号検出部でクロック信号と逆位相の遅延信号を検
出する場合にはクロック信号の半周期 Ｄ：クロック信号の入力される点から、基準信号検出部
により検出された遅延信号が出力されているディレイ素
子群内の点までの経路長（又は、クロック信号の入力さ
れる点から、基準信号検出部により検出された遅延信号
が出力されているディレイ素子群内の点までの、クロッ
ク信号が通過する回路素子の単位個数） Ｅ：クロック信号が、ディレイ素子群内の通過に要する
遅延時間を除いた、クロック信号の入力される点から所
望の遅延時間Ｂを有する遅延信号が出力される点までの
経路を通過する為に要する総遅延時間 Ｆ：クロック信号が、単位長さ当たりの信号経路（又
は、単位個数のディレイ素子）を、クロック信号が通過
に要する標準遅延時間 また、上記（１）式は、本実施例に限定すれば、次の
（２）式と等価である。

【００２８】 Ｇ＝（Ｈ／Ｉ）×Ｊ−Ｋ／Ｌ …（２） ここで、 Ｇ：遅延信号を取り出すべきディレイ素子群内の段数目 Ｈ：所望の遅延時間（ｎｓ） Ｉ：クロック信号の半周期（ｎｓ） Ｊ：セレクト信号の段数目 Ｋ：クロック信号が、ディレイ素子群内の通過に要する
遅延時間を除いた、クロック信号の入力される点から所
望の遅延時間Ｈを有する遅延信号が出力される点までの
経路を、通過する為に要する総遅延時間（ｎｓ） Ｌ：クロック信号が、単位個数のディレイ素子（即ちイ
ンバータ２個分）の通過に要する標準遅延時間（ｎｓ） つまり、上記（１）式或いは（２）式によって、基準信
号検出部２での検出結果に基づいて、出力するべき遅延
信号を求めることができる。

【００２９】例えば、今、Ｉ：１００ｎｓ、Ｊ：１００
段目、Ｋ：５ｎｓ、Ｌ：１ｎｓであり、Ｈ：１０ｎｓの
遅延時間を有する遅延信号を所望する場合には、（２）
式よりＧ＝５が得られる。即ち、１００段目のセレクト
信号（つまり、遅延信号出力決定部３ａにおける１００
段目の論理積回路）は、ディレイ素子群１の５段目のデ
ィレイ素子から出力される遅延信号と論理積を取られて
いる。尚、（２）式の解が整数ではない場合には、小数
第１位を四捨五入や切り捨て等を行って、整数として取
り扱うことは勿論である。

【００３０】尚、セレクト信号と遅延信号との割り付け
方としては、多種多様なものが考えられるので、必要な
遅延時間の精度に応じて選択すれば良い。以上のように
割付を行った結果、出力信号決定部３ａから、所望の遅
延信号が出力される。即ち、ディレイ素子群１からの遅
延信号の有する遅延時間が、電源電圧や温度変化等によ
り変動した場合でも、基準信号検出部２が常に位相同期
の検出を行っているので、位相同期の検出のタイミング
の１クロック後には、新たなセレクト信号に基づいて、
出力信号決定部３ａで新たな遅延信号が出力され、ほぼ
リアルタイムで遅延信号が修正される。

【００３１】このようにして得られた遅延信号は、例え
ば後述するＰＷＭ回路等へ出力されるが、ＰＷＭ回路で
遅延信号を必要としない時に遅延信号を出力させないよ
うに、出力信号決定群３の次（或いは内部）に、出力の
可否を制御可能なように構成されていても有効である。

【００３２】尚、ディレイ素子群１の段数が充分でない
場合には、基準信号検出部２でクロック信号と位相同期
した遅延信号が検出されない可能性が考えられる。この
場合には、ディレイ素子群１の最終段から出力される遅
延信号が、所望する遅延時間に最も近い遅延時間を有し
ているはずであるから、出力信号決定群３にセレクト信
号ＳＬが入力されない場合には、ディレイ素子群１の最
終段から出力される遅延信号を出力するように構成して
おいても良い。

【００３３】また、出力信号決定手段として、上述した
出力信号決定群３の代わりに、信号遅延装置外のＣＰＵ
等を利用することも考えられる。即ち、ディレイ素子群
１及び基準信号検出部２を外部ＣＰＵに接続し、更にソ
フトウェアで制御することによって、上記（１）式若し
くは（２）式の割付を逐次計算し、所望の遅延時間を有
する遅延信号を出力させるようにすることも可能であ
る。

【００３４】次に、図５で示される遅延信号ＤＬn+2 、
ＤＬn+m+3 の如く、ディレイ素子群１の段数が多いため
に、ディレイ素子群１からの出力に１クロック以上遅延
された遅延信号が複数含まれ、その結果、基準信号検出
手段で位相同期する信号が複数検出された場合の誤動作
防止に関する構成を説明する。

【００３５】この場合の基準信号検出手段は、図７に示
される基準信号検出ブロック２Ａ〜２Ｄを、図８の如く
に構成されていることが好ましい。以下、この基準信号
検出ブロックの構成について説明する。

【００３６】先ず、基準信号検出ブロック２Ａでは、所
定個数のフリップフロップの一端にクロック信号ＣＬＫ
が入力され、それぞれの他端にディレイ素子群１からの
遅延信号ＤＬが各々接続される。そして、あるフリップ
フロップの正端子と、隣接するフリップフロップの負端
子とを受ける２入力論理積回路が接続される。更に、前
記２入力論理積回路の出力は、セレクト信号ＳＬとして
遅延信号出力決定群３に入力されると共に、否定論理和
をとってマスク出力信号ＣＯとして出力される。

【００３７】一方、基準信号検出ブロック２Ｂ〜２Ｄ
は、所定個数のフリップフロップの一端にクロック信号
ＣＬＫが入力され、それぞれの他端にはディレイ素子群
１からの遅延信号ＤＬが各々接続される。そして、ある
フリップフロップの正端子と、隣接するフリップフロッ
プの負端子と、マスク信号ＣＴとを受ける３入力論理積
回路が接続される。更に、前記３入力論理積回路の出力
は、セレクト信号ＳＬとして出力信号決定群３に入力さ
れると共に、否定論理和をとってマスク出力信号ＣＯと
して出力される。

【００３８】そして、上記構成を有する基準信号検出部
ブロック２Ａ〜２Ｄは、図８に示す如く、基準信号検出
ブロック２Ａのマスク出力信号ＣＯと、基準信号検出ブ
ロック２Ｂ〜２Ｄの各々のマスク信号ＣＴ及びマスク出
力信号ＣＯとが、各々の次段以降の全てのマスク信号Ｃ
Ｔの入力に、論理積をとって接続されている。

【００３９】このように構成することにより、各基準信
号検出ブロック２Ａ〜２Ｄの内、最初に位相同期した箇
所でのみセレクト信号が“Ｈ”となり、以下のブロック
ではマスク信号ＣＴの入力が“Ｌ”であるために、位相
同期を検出することはない。従って、ディレイ素子群１
の段数を増やして基準信号検出手段の検出範囲を広くし
ておくことにより、温度や電源電圧の変動が極めて大き
い環境下においても充分対応することができる。尚、図
８においては、４段のブロック構成の場合を示したが、
勿論これに限定されるものではない。また、これと異な
るマスク処理の手法として、基準信号検出ブロック２Ａ
中の論理積回路を、前記基準信号検出ブロック２Ｂ〜２
Ｄと同様に３入力論理積回路にし、図９に示される如
く、外部ＣＰＵ等からのマスク信号によりマスク処理を
行うことも可能である。

【００４０】通常、図７乃至図９に示した回路構成によ
り、基準信号検出部２において複数の検出結果が得られ
るといった異常状態を除去することが可能である。しか
し、マスクを行う部分の回路の故障や、基準信号検出部
２等の内部素子の不良、或いは動作保証範囲を大幅に越
えるような場合には、図７乃至図９に示した回路では係
る誤動作を回避することができない。そしてこのような
場合には、出力信号決定部３ａからの遅延信号が不正確
になったり、遅延信号が現れないといった異常状態にな
る。こうした異常状態を回避するために、図１０に示さ
れる補正手段を設けておくことが有効である。

【００４１】即ち、図１０には、外部ＣＰＵ等で構成さ
れる監視部４が基準信号検出部２からのセレクト信号Ｓ
Ｌの状態を監視すると共に、セレクタ部５において、監
視部４の監視結果に基づいて、所定のセレクト信号を選
択したり、セレクト信号をマスクしたり、或いは書き込
んだりした後、出力信号決定群３に出力する構成が示さ
れている。

【００４２】この監視部４は、例えば、内部にルックア
ップテーブル形式のテーブルを複数用意しておくことに
より、セレクト信号の異常状態を監視することができ
る。そして、各異常状態に対して、例えば、次のような
制御を行うものである。

【００４３】セレクト信号が複数選ばれている場合の異
常状態では、最初に現れたセレクト信号以外をマスクす
るという指示を、監視部４がセレクタ部５に与える。ま
た、基準信号検出部２からセレクト信号が出力されない
場合の異常状態では、監視部４から、所定のセレクト信
号（例えば基準信号検出部２の最終段から出力されるセ
レクト信号）を発生させる指示信号をセレクタ部５に出
力する。また、基準信号検出部２の故障時などに、基準
信号検出部２を完全に無視し、監視部４から任意のセレ
クト信号を書き込むように構成することも可能である。

【００４４】また、監視部４を設けることは異常状態に
対処する為のみならず、マニュアルで遅延信号を得る場
合にも有効である。即ち、出力信号決定群３で割付を行
っていない所望の遅延時間を得たい場合、例えば所望の
遅延信号として、１０ｎｓ及び２０ｎｓの割付しか行っ
ていなくても、監視部４に入力されるセレクト信号か
ら、前述した割り付け式（１）に基づいて、１５ｎｓの
遅延時間を有する遅延信号を出力するセレクト信号を算
出・選択することもできる。

【００４５】図１１はセレクト信号を監視する他の実施
例の構成を示す構成図であり、図に示される通り予備出
力信号決定手段を構成する外部可変組合わせ部６が基準
信号検出部２に対して出力信号決定群３と並列的に設け
られている。この外部可変組合わせ部６は、セレクト信
号の異常について予めパターンを備えており、係る異常
パターンに応じて、予め定められた組合わせにより出力
すべき遅延信号の出力の決定を行うものである。つま
り、この外部組合わせ部６は、基準信号検出部２の検出
結果を書き換えると共に遅延信号の出力決定を行うもの
であり、図１０における出力信号決定群３及び監視部４
の役割を担っている。従って、セレクト信号が異常状態
になった場合や、割り付けを行なっていない遅延信号を
所望する場合などに、出力信号決定群３代わって遅延信
号の出力決定を行うことが可能である。

【００４６】更に、出力信号決定群３若しくは外部可変
組合わせ部６の少なくとも何れか一方の出力は、外部制
御部７により選択状態が制御されるセレクタ８によって
外部に取り出される。このセレクタ８の動作としては、
何れか一方の信号を出力したり、また複数の信号を同時
に出力したり、外部制御部７からの指示により可変（プ
ログラマブル）にすることも可能である。

【００４７】また、本発明の信号遅延装置は、図１２に
示されるようなネットワーク構成にしても良い。図中Ａ
ディレイライン１１〜Ｄディレイライン１４は、各々図
２及び図６で示されているディレイ素子群１、出力信号
決定群３と同様な構成のディレイ素子群１１ａ〜１４
ａ、出力信号決定群１１ｂ〜１４ｂから構成されてい
る。そして、ディレイ素子群１１ａに入力されるクロッ
ク信号に基づき、基準信号検出部２′で位相同期を検出
する。この検出結果は、各々出力信号決定群１１ｂ〜１
４ｂに入力され、各々の出力信号決定群毎に該検出結果
に基づいてディレイ素子群から所望の遅延時間を有する
遅延信号を出力するように構成されている。

【００４８】このようなネットワーク構成にすること
は、入力されるクロック信号のデューティーが崩れてい
るような場合に有効である。つまり、デューティーが５
０％の一番純粋な波形のクロック信号にしたり、外部の
発振器からの純粋なクロック信号を、クロック信号ＣＬ
Ｋ１として基準信号検出部２′に入力することにより、
他のディレイライン（Ｂ〜Ｄ）に入るクロック信号（Ｃ
ＬＫ２〜４）のデューティーが崩れていても、基準信号
検出部２′において正確な検出結果を得ることができ
る。つまり、ネットワーク構成にしたことにより、基準
信号検出部２に入力するクロック信号のみを純粋なもの
にすれば正確な基準信号検出が行えるため、全体として
正確な動作を行えるようになる。また、クロック信号Ｃ
ＬＫ１がデューティーが５０％でないクロックであって
も、分周を行えば正確なクロック信号として用いること
ができるようになる。また、基準信号検出部２を共有化
することでゲート数を大幅に減らすことができ、回路構
成を簡略化できる上に、信頼性の向上、コストの低減化
にも貢献できる。

【００４９】図１３に本発明の更なる実施例を示す。上
述した本信号遅延装置は、ゲートアレイ等の集積回路で
構成し全てディジタル処理を行うことが可能であるか
ら、他の機能を有する回路と組み合わせて使用したり、
外部からソフトウェアによりデータを書き換えて動作を
変更するといったプログラマブルな処理が可能である。
例えば、他の機能を有する回路との組み合わせの例とし
ては、 ・信号遅延装置＋ＰＷＭ変調回路 ・信号遅延装置＋同期回路 等であり、これらの回路は他機能回路１２として出力信
号決定群３の後段に接続される。

【００５０】例えば、他機能回路１２としてＰＷＭ変調
回路を用いた場合を考える。従来は、ＰＷＭ信号を生成
する上で必要な多数の遅延信号を外部から供給していた
ために、発生するノイズが外部に影響を与えたり、ＰＷ
Ｍ出力信号の時間幅がディレイラインのタップ数に制限
されるという問題点などが生じていた。しかしながら、
図１３に示される如く、本実施例の信号遅延装置ととも
に構成すれば、単に省スペースといった利点を有するば
かりか、ノイズの輻射の点でも非常に優れた改善がなさ
れることになる。しかも、外部ＣＰＵからの制御信号
（セレクト信号）を書き込むことにより、容易にタップ
間ディレイ量を変更することができ、ＰＷＭ出力信号の
時間幅の微調整が可能となる。更に、プロセスの要因に
よる変更にも、外部からソフトウェアによりデータを書
き換えて動作を変更することも可能である。

【００５１】次に同期回路と信号遅延装置とを組み合わ
せた場合を考える。従来、ドットクロックの精度を上げ
るためには、ディレイラインのタップ数を増やす必要が
あった。しかしながら、高価なディレイラインを使用し
ていたので、精度を上げるとコストアップになるという
問題を生じていた。しかしながら、本実施例の信号遅延
装置は、遅延信号出力決定部を増やすのみで容易にタッ
プ数を増やすことができるので、安価にドットクロック
の精度を上げることが可能である。しかも、例えば本件
出願に先立ち出願された特願平２−１５０４２５号（特
開平４−１５０４２５号公報参照）に記載されているよ
うな同期回路と、１チップ上で組み合わせて構成するこ
とも可能であるため、ノイズ輻射が改善される。更に、
前述した外部可変組合せ回路６等を用いることで、外部
からソフトウェアによりデータを書き換えて動作を変更
することも可能である。

【００５２】以上のように、本実施例の信号遅延装置
は、他機能回路１２とともに一集積回路上に構成可能で
あり、レーザビームプリンタ、複写機、ファクシミリと
いった画像形成装置におけるデータ送出の同期等に利用
可能である。また、ＤＲＡＭにおいて、行アドレスを決
定するＲＡＳ信号と、列アドレスを決定するＣＡＳ信号
と、該ＲＡＳ、ＣＡＳ信号の切り換えをＲ／Ｃ信号との
３つのタイミングを作るために用いたり、ＣＣＤのリセ
ットパルスの発生に適応させることも可能である。その
他、多相クロック発生回路に用いて高速処理を行った
り、クロック位相同期回路に用いて外部クロックと内部
クロックとの位相合わせを行ったり、同期信号発生回路
に用いて外部データと同期したクロックを発生させたり
等々、従来用いられてきたディレイラインの適用箇所に
適用することが可能である。

【００５３】

【発明の効果】以上詳細に説明したように、本発明で
は、信号遅延手段からの複数の遅延信号の中から基準信
号検出手段により入力信号に位相同期したものが検出さ
れ、この基準信号検出手段の検出結果に基づいて、出力
信号決定手段により信号遅延手段からの遅延信号の内か
ら必要な遅延時間を有する遅延信号が選択される。従っ
て、簡単な構成で遅延時間を高精度に管理することが可
能であると共に、全信号経路に係る総遅れ時間をも配慮
した信号遅延方法、信号遅延装置及び信号遅延装置用回
路を実現することができる。

【００５４】そして、基準信号検出が行われたタイミン
グの１クロック後には遅延信号の選択が実行されている
ので、遅延量に変動があってもリアルタイムに正確な遅
延時間を有した遅延信号が得られる。

【００５５】また、基準信号検出出力が複数発生したよ
うな場合にも所定の信号以外をマスクするようにしてい
るので、誤動作の恐れがない。そして、基準信号検出出
力を監視する監視手段を設けることにより、遅延時間の
異常による基準信号検出出力の異常を除去することが可
能になり、信号遅延手段によって与えられる遅延時間が
許容範囲内に収まっていないような場合にも所望の遅延
時間を得ることができる。

【００５６】更に、複数の信号遅延手段及び出力信号決
定手段を設けた場合には、単一の基準信号検出手段によ
る基準信号検出を行うネットワーク構成にすることで、
基準信号検出部に入るクロック信号を一番純粋な波形に
でき、他のディレイラインに入るクロックのデューティ
ーが崩れていても正確な基準信号検出の情報が得られ
る。また、基準信号検出部を共用化することでゲート数
が大幅に減ることにより、回路構成を簡略化することが
でき、信頼性向上、低コストに貢献することができる。

【００５７】また、全回路をディジタル回路で構成する
ことができるので、従来のディレイラインの価格の１／
４程度という低コスト化が実現でき、しかも拡張するこ
とも容易である。更に、ゲート・アレイ等の集積回路内
で１チップで構成することにより、外付けディレイライ
ンで問題となる干渉も発生せず、信号ノイズの問題も解
消される。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す構成図である。

【図２】本発明の一実施例の構成部分を示す構成図であ
る。

【図３】本発明の一実施例の構成部分を示す構成図であ
る。

【図４】本発明の一実施例の動作説明のためのタイムチ
ャートである。

【図５】本発明の一実施例の動作説明のためのタイムチ
ャートである。

【図６】本発明の一実施例の構成部分を示す構成図であ
る。

【図７】本発明の一実施例の構成部分を示す構成図であ
る。

【図８】本発明の一実施例の構成部分を示す構成図であ
る。

【図９】本発明の一実施例の構成部分を示す構成図であ
る。

【図１０】本発明の他の実施例の構成を示す構成図であ
る。

【図１１】本発明の他の実施例の構成を示す構成図であ
る。

【図１２】本発明の他の実施例の構成を示す構成図であ
る。

【図１３】本発明の他の実施例の構成を示す構成図であ
る。

【符号の説明】

１ ディレイ素子群 ２ 基準信号検出部 ３ 出力信号決定群 ３ａ〜３ｎ 出力信号決定部 ４ 監視部 ５ セレクタ部 ６ 外部可変組合わせ部 ７ 外部制御部 ８ セレクタ １１ ディレイライン １２ 他機能回路

Claims (24)

【特許請求の範囲】
1. 【請求項１】 入力信号を遅延させて得られる、互いに
   異なる遅延時間を有する複数の遅延信号の内から、所定
   の遅延時間を有する遅延信号の選択を、一回路ユニット
   内で行うことを特徴とする信号遅延方法。
2. 【請求項２】 入力信号を遅延させて得られる、互いに
   異なる遅延時間を有する複数の遅延信号の内から、前記
   入力信号と特定の関係にある遅延信号を検出し、この検
   出結果に基づいて、前記入力信号に対して所定の遅延時
   間を有する遅延信号を出力することを特徴とする信号遅
   延方法。
3. 【請求項３】 前記特定の関係が、特定量の位相差に基
   づく関係であることを特徴とする請求項２記載の信号遅
   延方法。
4. 【請求項４】 入力信号を遅延させて、該入力信号に対
   して遅延時間の異なる複数の遅延信号を出力する信号遅
   延手段と、 前記複数の遅延信号の内から、前記入力信号に対して所
   定の遅延時間を有する遅延信号を選択する信号選択手段
   と、 を一回路ユニット内に設けたことを特徴とする信号遅延
   装置。
5. 【請求項５】 前記信号選択手段が、前記入力信号の持
   つ、外部要因に対して実質的に影響されない因子に基づ
   いて、前記入力信号に対して所定の遅延時間を有する遅
   延信号を選択することを特徴とする請求項４記載の信号
   遅延装置。
6. 【請求項６】 入力信号を遅延させて、該入力信号に対
   して遅延時間の異なる複数の遅延信号を出力する信号遅
   延手段と、 前記複数の遅延信号の内から、前記入力信号に対して特
   定の関係にある遅延信号を検出する信号検出手段と、 前記信号検出手段での検出結果に基づいて前記複数の遅
   延信号の内から出力すべき遅延信号を決定する出力信号
   決定手段と、 を有することを特徴とする信号遅延装置。
7. 【請求項７】 前記信号検出手段が、前記入力信号に対
   して特定の位相関係にある遅延信号を検出することを特
   徴とする請求項６記載の信号遅延装置。
8. 【請求項８】 主入力信号を遅延させて、該主入力信号
   に対して遅延時間の異なる複数の遅延信号を出力する主
   信号遅延手段と、 前記主入力信号とは異なる副入力信号を遅延させて、前
   記副入力信号に対して遅延時間の異なる複数の遅延信号
   を出力する副信号遅延手段と、 前記主信号遅延手段より出力される複数の遅延信号の内
   から、前記主入力信号に対して特定の位相関係にある遅
   延信号を検出する信号検出手段と、 前記信号検出手段での検出結果に基づいて前記主信号遅
   延手段より出力される複数の遅延信号の内から出力すべ
   き遅延信号を決定する主出力信号決定手段と、 前記信号検出手段での検出結果に基づいて前記副信号遅
   延手段より出力される複数の遅延信号の内から出力すべ
   き遅延信号を決定する副遅延出力決定手段と、を有する
   ことを特徴とする信号遅延装置。
9. 【請求項９】 入力信号を遅延させて、該入力信号に対
   して遅延時間の異なる複数の遅延信号を出力する信号遅
   延手段と、 前記複数の遅延信号の内から、前記入力信号に対して特
   定の位相関係にある遅延信号を検出する信号検出手段
   と、 前記信号検出手段での検出結果を補正する補正手段と、 前記補正手段での補正結果に基づいて前記複数の遅延信
   号の内から出力すべき遅延信号を決定する出力信号決定
   手段と、 を有することを特徴とする信号遅延装置。
10. 【請求項１０】 入力信号を遅延させて、該入力信号に
    対して遅延時間の異なる複数の遅延信号を出力する信号
    遅延手段と、 前記複数の遅延信号の内から、前記入力信号に対して特
    定の位相関係にある遅延信号を検出する信号検出手段
    と、 前記信号検出手段での検出結果に基づいて前記複数の遅
    延信号の内から出力すべき遅延信号を決定する出力信号
    決定手段と、 前記信号検出手段での検出結果を補正するとともに、こ
    の補正結果に基づいて前記複数の遅延信号の内から出力
    すべき遅延信号を決定する予備出力信号決定手段と、 を有することを特徴とする信号遅延装置。
11. 【請求項１１】 前記信号検出手段が、前記入力信号に
    対して特定の位相関係にあり且つ前記入力信号に対する
    遅延時間が最も短い遅延信号のみを検出するように構成
    されていることを特徴とする請求項６乃至１０記載の信
    号遅延装置。
12. 【請求項１２】 前記信号検出手段の内部が区画化され
    ており、前記入力信号に対して特定の位相関係にある遅
    延信号を検出した区画が、次段以降の区画へ、検出を行
    わせないための信号を発生することを特徴とする請求項
    ６乃至１１記載の信号遅延装置。
13. 【請求項１３】 前記信号検出手段での検出結果が得ら
    れない場合に、前記入力信号に対する遅延時間が最も長
    い遅延信号に相当する検出結果を出力することを特徴と
    する請求項６乃至１２に記載の信号遅延装置。
14. 【請求項１４】 前記信号検出手段が、前記入力信号に
    対して同位相若しくは逆位相の関係にある遅延信号を検
    出することを特徴とする請求項６乃至１３記載の信号遅
    延装置。
15. 【請求項１５】 前記出力信号決定手段が、 Ａ＝（Ｂ／Ｃ）×Ｄ−Ｅ／Ｆ （但し、ここで、 Ａ：入力信号の入力される点からの経路長（又は入力信
    号の入力される点から入力信号が通過する回路素子
    数）、 Ｂ：所望の遅延時間、 Ｃ：信号検出手段が入力信号に対して同位相の遅延信号
    を検出する場合には入力信号の周期、若しくは、信号検
    出手段が入力信号と逆位相の遅延信号を検出する場合に
    は入力信号の半周期、 Ｄ：入力信号の入力される点から、信号検出手段により
    検出された遅延信号が出力されている信号遅延手段内の
    点までの経路長（又は、入力信号の入力される点から、
    信号検出手段により検出された遅延信号が出力されてい
    る信号遅延手段内の点までの入力信号が通過する回路素
    子数）、 Ｅ：入力信号が、前記信号遅延手段内の通過に要する遅
    延時間を除いて、入力信号が入力される点から出力すべ
    き遅延信号が出力される点までの経路を入力信号が通過
    する為に要する総遅延時間、 Ｆ：単位長あたりの信号経路（又は、単位個数あたりの
    回路素子）を、入力信号が通過する為に要する標準遅延
    時間）で与えられるＡに相当する前記信号遅延手段内の
    位置からの遅延信号を、前記出力信号決定手段の出力を
    決定すべき遅延信号とすることを特徴とする請求項６乃
    至１４記載の信号遅延装置。
16. 【請求項１６】 前記出力信号決定手段が複数の出力信
    号決定部から構成され、且つ各々の出力信号決定部が前
    記信号検出手段からの検出結果に基づいて、前記信号遅
    延手段より出力される複数の遅延信号の内から各々出力
    すべき遅延信号を決定することを特徴とする請求項６乃
    至１５記載の信号遅延装置。
17. 【請求項１７】 前記出力信号決定手段からの遅延信号
    の出力の許可／不許可を制御可能としたことを特徴とす
    る請求項６乃至１６記載の信号遅延装置。
18. 【請求項１８】 少なくとも前記信号遅延手段と前記信
    号検出手段とが、前記出力信号決定手段より出力される
    遅延信号を入力する他回路とともに、一回路ユニット内
    に設けられていることを特徴とする請求項６乃至１７記
    載の信号遅延装置。
19. 【請求項１９】 前記他回路が、ＰＷＭ変調回路である
    ことを特徴とする請求項１８記載の信号遅延装置。
20. 【請求項２０】 前記他回路が、同期回路であることを
    特徴とする請求項１８記載の信号遅延装置。
21. 【請求項２１】 前記入力信号が、矩形波からなるクロ
    ック信号であることを特徴とする請求項４乃至２０記載
    の信号遅延装置。
22. 【請求項２２】 前記信号遅延手段が、縦続接続されて
    いる複数の回路素子の間から異なる複数の遅延信号を出
    力するように構成されていることを特徴とする請求項４
    乃至２１記載の信号遅延装置。
23. 【請求項２３】 縦続接続された複数の回路素子を備
    え、該回路素子の一端に矩形波からなるクロック信号が
    入力され、前記回路素子の間から前記クロック信号に対
    して遅延時間の異なる複数の遅延信号を出力するように
    構成されている信号遅延手段と、 前記複数の遅延信号の内から、前記クロック信号に対し
    て同位相若しくは逆位相の関係にある遅延信号を検出す
    る信号検出手段と、 前記信号検出手段での検出結果から、下記の割り付け式
    により算出される前記信号遅延手段内の回路素子間Ａか
    らの出力を、出力すべき遅延信号とする出力信号決定手
    段とを備え、 少なくとも前記信号遅延手段と前記信号検出手段とが一
    回路ユニット内に設けられていることを特徴とする信号
    遅延装置。 Ａ＝（Ｂ／Ｃ）×Ｄ−Ｅ／Ｆ （但し、ここで、 Ａ：クロック信号の入力される点からクロック信号が通
    過する回路素子数、 Ｂ：所望の遅延時間、 Ｃ：信号検出手段がクロック信号に対して同位相の遅延
    信号を検出する場合には、クロック信号の周期、若しく
    は、信号検出手段がクロック信号と逆位相の遅延信号を
    検出する場合にはクロック信号の半周期、 Ｄ：クロック信号の入力される点から信号検出手段によ
    り検出された遅延信号が出力されている信号遅延手段内
    の回路素子間までの、クロック信号が通過する回路素子
    数、 Ｅ：クロック信号が、前記信号遅延手段を通過する為に
    要する遅延時間を除いた、クロック信号が入力される点
    から出力すべき遅延信号が出力される点までの信号経路
    をクロック信号が通過する為に要する総遅延時間、 Ｆ：単位個数あたりの回路素子を、クロック信号が通過
    する為に要する標準遅延時間）
24. 【請求項２４】 入力信号を遅延させて、該入力信号に
    対して遅延時間の異なる複数の遅延信号を出力する信号
    遅延手段と、 前記複数の遅延信号の内から、前記入力信号に対して特
    定の関係にある遅延信号を検出する信号検出手段と、 を一回路ユニット内に有することを特徴とする信号遅延
    装置用回路。