JPS6388840A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
- Publication number
- JPS6388840A JPS6388840A JP61235041A JP23504186A JPS6388840A JP S6388840 A JPS6388840 A JP S6388840A JP 61235041 A JP61235041 A JP 61235041A JP 23504186 A JP23504186 A JP 23504186A JP S6388840 A JPS6388840 A JP S6388840A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- rows
- type
- transistor
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 abstract description 6
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型ＭＯ３（以下ＣＭＯ３と略す）によ
るマスタスライス集積回路に関し、特にその電源保護回
路に関するものである。
るマスタスライス集積回路に関し、特にその電源保護回
路に関するものである。
第３図（１ｍ）は、敷き詰め型のＣＭＯＳゲートアレイ
の従来のチップ構成を示し、図において、１０はチップ
のダイシングライン、１１はチップ内部に設けられたＩ
１０バッファ領域、１２はＰおよびＮ型トランジスタを
鎖状にそれぞれ並べたＢＣ（ベーシックセル）列、１３
はＩ１０バッファ領域１１とＢＣ列１２に電源ＶＤＤお
よびＧＮＤを供給するための電源配線領域である。
の従来のチップ構成を示し、図において、１０はチップ
のダイシングライン、１１はチップ内部に設けられたＩ
１０バッファ領域、１２はＰおよびＮ型トランジスタを
鎖状にそれぞれ並べたＢＣ（ベーシックセル）列、１３
はＩ１０バッファ領域１１とＢＣ列１２に電源ＶＤＤお
よびＧＮＤを供給するための電源配線領域である。
また第３図（ｂ）は上記ＢＣ列１２の構成を示し、図に
おいて、４はＮ型トランジスタのソースまたはドレイン
を形成するためのＮ＋拡散領域、５はＰ型トランジスタ
のソースまたはトレインを形成するためのＰ′″拡散領
域、７はＰおよびＮ型トランジスタのゲート、４ａはＰ
型トランジスタの基板電極取出し用のＮ＋拡散領域、５
ａはＮ型トランジスタの基板電極取出し用のＰ゛拡、散
領域である。
おいて、４はＮ型トランジスタのソースまたはドレイン
を形成するためのＮ＋拡散領域、５はＰ型トランジスタ
のソースまたはトレインを形成するためのＰ′″拡散領
域、７はＰおよびＮ型トランジスタのゲート、４ａはＰ
型トランジスタの基板電極取出し用のＮ＋拡散領域、５
ａはＮ型トランジスタの基板電極取出し用のＰ゛拡、散
領域である。
また敷き詰め型ゲートアレイでは、理論回路を構成する
場合に必要に応じて８０列１２を、論理ゲート、または
論理ゲート間を結線するための配線領域として使い分け
ることができ、８０列１２を論理ゲートとして用いる場
合は、第３図（ｂ）に示した拡散領域４，５．４ａ、５
ａおよびゲート電極７をＢＣ列１２内で結線して所望の
論理ゲートを構成すればよく、また配線として用いる場
合は、ＢＣ列１２上に第１層および第２層配線を施して
構成すればよく、この場合８０列１２のトランジスタは
使用しない。
場合に必要に応じて８０列１２を、論理ゲート、または
論理ゲート間を結線するための配線領域として使い分け
ることができ、８０列１２を論理ゲートとして用いる場
合は、第３図（ｂ）に示した拡散領域４，５．４ａ、５
ａおよびゲート電極７をＢＣ列１２内で結線して所望の
論理ゲートを構成すればよく、また配線として用いる場
合は、ＢＣ列１２上に第１層および第２層配線を施して
構成すればよく、この場合８０列１２のトランジスタは
使用しない。
このような構成を取る敷き詰め型ゲートアレイでは、配
線の少ない論理回路はど配線に使用する８０列１２が少
ないために多くの論理回路が構成できるという利点があ
る反面、８０列１２を論理ゲートとして構成した場合、
第４図に示す如くＣＭＯ３回路特有の寄生サイリスタに
よるラッチアップが問題となる。
線の少ない論理回路はど配線に使用する８０列１２が少
ないために多くの論理回路が構成できるという利点があ
る反面、８０列１２を論理ゲートとして構成した場合、
第４図に示す如くＣＭＯ３回路特有の寄生サイリスタに
よるラッチアップが問題となる。
第４図は第３図（ｂｌのＩＶ−ＩＶ線断面構造を簡略化
して示し、図において、第３図（ｂ）と同じ記号は相当
部分を示し、１はＰ型基板、２はＰ型ウェル拡散領域、
３はＮ型ウェル拡散領域、６はゲート酸化膜、８はトラ
ンジスタ分離用のフィールド酸化膜である。端子■はイ
ンバータを形成した場合の入力端子、端子Ｑは出力端子
、端子ＶＤＤは正電源端子、端子ＧＮＤは接地端子を示
している。第４図のようにインバータを構成した場合、
トランジスタＱ、、Ｑ２と抵抗Ｒ２〜Ｒ３で形成される
ような寄生サイリスクができ、電源端子ｖＤｔｌまたは
接地端子ＧＮＤに外部より電源電圧以上のサージパルス
が加わると、トランジスタＱ１及びＱ２がオンし、電源
端子間に過大電流が流れる。
して示し、図において、第３図（ｂ）と同じ記号は相当
部分を示し、１はＰ型基板、２はＰ型ウェル拡散領域、
３はＮ型ウェル拡散領域、６はゲート酸化膜、８はトラ
ンジスタ分離用のフィールド酸化膜である。端子■はイ
ンバータを形成した場合の入力端子、端子Ｑは出力端子
、端子ＶＤＤは正電源端子、端子ＧＮＤは接地端子を示
している。第４図のようにインバータを構成した場合、
トランジスタＱ、、Ｑ２と抵抗Ｒ２〜Ｒ３で形成される
ような寄生サイリスクができ、電源端子ｖＤｔｌまたは
接地端子ＧＮＤに外部より電源電圧以上のサージパルス
が加わると、トランジスタＱ１及びＱ２がオンし、電源
端子間に過大電流が流れる。
このようなラッチアップ現象を抑えるために従来のゲー
トアレイでは、第３図（ａ）の電源配線領域１３に第２
図（ａ）に示すようなサージパルスのバイパス用トラン
ジスタ（電源保護回路）Ｑ２゜、Ｑ、。
トアレイでは、第３図（ａ）の電源配線領域１３に第２
図（ａ）に示すようなサージパルスのバイパス用トラン
ジスタ（電源保護回路）Ｑ２゜、Ｑ、。
を電源端子間に設けていた。第２図（ａ）において、第
３図（ａｌと同じ記号は相当部分を示し、２０は１層目
の電源配置３１と２層目の電源配線３２を接続するため
のスルーホール、２１は１層目の電源値回路を示してい
る。
３図（ａｌと同じ記号は相当部分を示し、２０は１層目
の電源配置３１と２層目の電源配線３２を接続するため
のスルーホール、２１は１層目の電源値回路を示してい
る。
次に第２図Ｔａ）および（ｂ）に示した電源保護回路の
動作について説明する。通常、電源端子ｖ０には正の電
源として例えば５■が印加され、ＧＮＤ端子にはＯｖが
印加されている。ここで例えば正のサージパルスとして
＋１００ｖが■、端子に印加された場合を考える。電源
保護回路を構成する保護トランジスタＱ２゜およびＱ２
、は、それぞれそのゲートをオフするようにバイアスさ
れているので、定常的な動作状態、すなわち、ｖａｎ端
子に５■前後の電圧が印加されている時は、Ｖｆｌｔｌ
−ＧＮＤ間に定常的に流れる電流はないが、サージパル
スによって電源電圧がトランジスタＱ２゜およびＱ２Ｉ
のソース・ドレイン降伏電圧ＢＶｐｓ以上になると、急
速に電流が流れサージパルスによる電流をトランジスタ
Ｑ２゜およびＱ２１が引き抜き、これにより８０列１２
のトランジスタへ注入される電流をバイパスしラッチア
ップを防止する。
動作について説明する。通常、電源端子ｖ０には正の電
源として例えば５■が印加され、ＧＮＤ端子にはＯｖが
印加されている。ここで例えば正のサージパルスとして
＋１００ｖが■、端子に印加された場合を考える。電源
保護回路を構成する保護トランジスタＱ２゜およびＱ２
、は、それぞれそのゲートをオフするようにバイアスさ
れているので、定常的な動作状態、すなわち、ｖａｎ端
子に５■前後の電圧が印加されている時は、Ｖｆｌｔｌ
−ＧＮＤ間に定常的に流れる電流はないが、サージパル
スによって電源電圧がトランジスタＱ２゜およびＱ２Ｉ
のソース・ドレイン降伏電圧ＢＶｐｓ以上になると、急
速に電流が流れサージパルスによる電流をトランジスタ
Ｑ２゜およびＱ２１が引き抜き、これにより８０列１２
のトランジスタへ注入される電流をバイパスしラッチア
ップを防止する。
この保護トランジスタは、敷き詰め型ゲートアレイにお
いて論理ゲートの構成に使用される８０列１２の両端に
設けられた電源配線領域１３の下にのみ形成されている
。
いて論理ゲートの構成に使用される８０列１２の両端に
設けられた電源配線領域１３の下にのみ形成されている
。
しかしながら、このようなオフトランジスタ（保護トラ
ンジスタ）によってサージ電流をバイパスするためには
、大きなサイズのトランジスタが必要であり、敷き詰め
型ゲートアレイのように論理ゲートに使用するＢＣ列の
数が変動するような構成では、保護トランジスタの大き
さもこの使用するＢＣ列の数に依存するため、均一なラ
ッチアップの保護特性が得られないという問題点があっ
た。
ンジスタ）によってサージ電流をバイパスするためには
、大きなサイズのトランジスタが必要であり、敷き詰め
型ゲートアレイのように論理ゲートに使用するＢＣ列の
数が変動するような構成では、保護トランジスタの大き
さもこの使用するＢＣ列の数に依存するため、均一なラ
ッチアップの保護特性が得られないという問題点があっ
た。
本発明は、上記問題点を解消するためになされたもので
、論理ゲートに使用するＢＣ列が多い場合であっても良
好なラフチアツブの保護特性を得られるマスタスライス
集積回路を得ることを目的とする。
、論理ゲートに使用するＢＣ列が多い場合であっても良
好なラフチアツブの保護特性を得られるマスタスライス
集積回路を得ることを目的とする。
本発明にかかるマスタスライス集積回路は電源保護回路
を、論理ゲートを構成するＢＣ列のトランジスタにより
構成したものである。
を、論理ゲートを構成するＢＣ列のトランジスタにより
構成したものである。
本発明においては、電源保護回路をＢＣ列のトランジス
タにより構成したから、敷き詰め型ゲートアレイにおい
て、論理ゲートに使用するＢＣ列数が変動しても均一な
電流駆動能力を持った電源保護回路を構成することがで
きる。
タにより構成したから、敷き詰め型ゲートアレイにおい
て、論理ゲートに使用するＢＣ列数が変動しても均一な
電流駆動能力を持った電源保護回路を構成することがで
きる。
ス集積回路の電源保護回路のパターンを示し、図におい
て、第２図（ａ）と同じ記号は相当部分を示し、また第
１図（ｂ）に上記電源保護回路の等価回路を示す。
て、第２図（ａ）と同じ記号は相当部分を示し、また第
１図（ｂ）に上記電源保護回路の等価回路を示す。
本実施例では、電源配線領域１３にまで８０列１２のト
ランジスタを延長して形成し、上記ＢＣ列１２のＰおよ
びＮ型トランジスタを複数並列接続することによって従
来と同じ駆動能力を持つ保護用オフ・トランジスタＱｌ
ｌ”Ｑ１０を形成している。ここで該保護用オフ・トラ
ンジスタＱ１．〜Ｑ目からなる電源保護回路の動作は第
２図に示した電源保護回路と同一でありここでは省略す
る。
ランジスタを延長して形成し、上記ＢＣ列１２のＰおよ
びＮ型トランジスタを複数並列接続することによって従
来と同じ駆動能力を持つ保護用オフ・トランジスタＱｌ
ｌ”Ｑ１０を形成している。ここで該保護用オフ・トラ
ンジスタＱ１．〜Ｑ目からなる電源保護回路の動作は第
２図に示した電源保護回路と同一でありここでは省略す
る。
このように本実施例では保護用オフ・トランジスタとし
て８０列１２のトランジスタを用いるようにしたので、
使用する８０列１２の数が多い場合には、電源配線領域
１３の８０列１２のトランジスタだけでなく、論理ゲー
トを形成する８０列１２の中にも電源保護トランジスタ
を形成することにより、所望の電流駆動能力をもつ保護
用オフ・トランジスタつまり電源保護回路が得られる。
て８０列１２のトランジスタを用いるようにしたので、
使用する８０列１２の数が多い場合には、電源配線領域
１３の８０列１２のトランジスタだけでなく、論理ゲー
トを形成する８０列１２の中にも電源保護トランジスタ
を形成することにより、所望の電流駆動能力をもつ保護
用オフ・トランジスタつまり電源保護回路が得られる。
なお、本発明は電源保護回路を８０列１２のトランジス
タを用いて構成するため、単に敷き詰め型ゲートアレイ
だけでなく、通常のゲートアレイにも適用できこの場合
も簡単に電源保護回路を構成できる。
タを用いて構成するため、単に敷き詰め型ゲートアレイ
だけでなく、通常のゲートアレイにも適用できこの場合
も簡単に電源保護回路を構成できる。
以上のように、本発明にかかるマスタスライス集積回路
によれば、電源保護回路をＢＣ列のトランジスタを用い
て構成したので、論理ゲートに使用するＢＣ列数が変動
しても均一な電流駆動能力を待った電源保護回路を構成
することができる。
によれば、電源保護回路をＢＣ列のトランジスタを用い
て構成したので、論理ゲートに使用するＢＣ列数が変動
しても均一な電流駆動能力を待った電源保護回路を構成
することができる。
第１図（ａ）は本発明の一実施例によるマスタスライス
集積回路の電源保護回路のパターン図、第１図（ｂ）は
第１図（ａｌに示す電源保護回路の等価回路図、第２図
（ａｌは従来の電源保護回路のパターン図、第２図（ｂ
）は第２図（ａｌに示す電源保護回路の等価回路図、第
３図（ａｌは敷き詰め型ＣＭＯＳゲートアレイのパター
ン例を示す図、第３図（ｂ）は第３図（ａ）のＢＣ列の
構成を示す図、第４図は第３図（ｂ）のＩＶ−ＩＶ線断
面図である。 ４．４ａ・・・Ｎ“拡散領域、５，５ａ・・・Ｐ“拡散
領域、７・・・ゲート、２０・・・スルーホール、２１
・・・コンタクトホール、３１．３２・・・第１．第２
層目の電源配線、４１．４２・・・第１．第２層目のＧ
ＮＤ配線、Ｑ、、”’Ｑ、、・・・保護用オフ・トラン
ジスタ。
集積回路の電源保護回路のパターン図、第１図（ｂ）は
第１図（ａｌに示す電源保護回路の等価回路図、第２図
（ａｌは従来の電源保護回路のパターン図、第２図（ｂ
）は第２図（ａｌに示す電源保護回路の等価回路図、第
３図（ａｌは敷き詰め型ＣＭＯＳゲートアレイのパター
ン例を示す図、第３図（ｂ）は第３図（ａ）のＢＣ列の
構成を示す図、第４図は第３図（ｂ）のＩＶ−ＩＶ線断
面図である。 ４．４ａ・・・Ｎ“拡散領域、５，５ａ・・・Ｐ“拡散
領域、７・・・ゲート、２０・・・スルーホール、２１
・・・コンタクトホール、３１．３２・・・第１．第２
層目の電源配線、４１．４２・・・第１．第２層目のＧ
ＮＤ配線、Ｑ、、”’Ｑ、、・・・保護用オフ・トラン
ジスタ。
Claims (2)
- （１）第１および第２の電源端子と、出力用のバッファ
領域と、該バッファ領域の内側にＰ型およびＮ型ＭＯＳ
トランジスタをアレイ状に配置して形成したトランジス
タ領域とを有するマスタスライス集積回路において、 上記Ｐ型トランジスタのソースおよびゲートならびに上
記Ｎ型トランジスタのドレインを各々第１の電源に接続
し、 上記Ｐ型トランジスタのドレインならびに上記Ｎ型トラ
ンジスタのゲートおよびソースを第２の電源に各々接続
して複数のオフ・トランジスタを構成したことを特徴と
するマスタスライス集積回路。 - （２）上記第１および第２の電源に接続されたオフ・ト
ランジスタは、Ｐ型もしくはＮ型のどちらか一方の導電
型トランジスタのみで構成したことを特徴とする特許請
求の範囲第１項記載のマスタスライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235041A JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61235041A JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388840A true JPS6388840A (ja) | 1988-04-19 |
Family
ID=16980205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61235041A Pending JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653419A (ja) * | 1992-07-31 | 1994-02-25 | Kawasaki Steel Corp | 半導体装置の電源保護回路 |
| JP2008041986A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体集積回路装置 |
-
1986
- 1986-10-01 JP JP61235041A patent/JPS6388840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653419A (ja) * | 1992-07-31 | 1994-02-25 | Kawasaki Steel Corp | 半導体装置の電源保護回路 |
| JP2008041986A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5053909A (en) | Semiconductor integrated circuit device | |
| JP3228583B2 (ja) | 半導体集積回路装置 | |
| JPH0369141A (ja) | セミカスタム半導体集積回路 | |
| US20130285196A1 (en) | Esd protection circuit providing multiple protection levels | |
| US5378941A (en) | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| KR100449874B1 (ko) | 반도체집적회로장치 | |
| US5066996A (en) | Channelless gate array with a shared bipolar transistor | |
| JPS6388840A (ja) | マスタスライス集積回路 | |
| US6433407B2 (en) | Semiconductor integrated circuit | |
| JPS5961169A (ja) | 半導体装置 | |
| WO1985002062A1 (en) | Cmos integrated circuit configuration for eliminating latchup | |
| US20230135349A1 (en) | Multi-row height composite cell with multiple logic functions | |
| JPH05235379A (ja) | 保護用ダイオード素子 | |
| US7868392B2 (en) | Integrated circuit tolerant to the locking phenomenon | |
| JP2563783B2 (ja) | 静電気保護回路 | |
| JPH0228348A (ja) | マスタスライス型半導体集積回路 | |
| JPS61280650A (ja) | 入力回路 | |
| JPS6295852A (ja) | 半導体集積回路 | |
| JP3038896B2 (ja) | 半導体装置 | |
| JPH03148865A (ja) | 入力保護装置 | |
| JPH03101162A (ja) | 半導体集積回路装置 | |
| JPS6223923B2 (ja) | ||
| JPS62274924A (ja) | 集積注入論理出力回路 | |
| JPH03165565A (ja) | マスタースライス半導体集積回路 |