JPS60117757A - 半導体論理回路の製造方法 - Google Patents

半導体論理回路の製造方法

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JPS60117757A
JPS60117757A JP59149812A JP14981284A JPS60117757A JP S60117757 A JPS60117757 A JP S60117757A JP 59149812 A JP59149812 A JP 59149812A JP 14981284 A JP14981284 A JP 14981284A JP S60117757 A JPS60117757 A JP S60117757A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路技術を用いた論理回路の製造
方法に関し、特にＭＯＳ　（金属酸化半導体）を用いた
論理回路の製造方法に関するものである。
［従来技術］ 従来より、０ＭＯ８（相補的金属酸化半導体）技術には
、Ｎチャネルデバイスのみを用いたＮＭＯ８技術や、Ｐ
チャネルデバイスのみを用いた２ＭＯ８技術に対してい
くつかの利点があることが知られている。その利点とし
て例えば動作が高速であることと、スタンドバイ消費電
力が実質上零に等しいことが挙げられよう。
さて、Ｎチャネルデバイスのみを用いた静的論理回路を
設計する場合、簡単な論理回路のブロックや、アンドゲ
ート、オアゲートのアレイから複雑な論理回路が構成さ
れるが、それらの回路は直流量流を消費するとともに、
半導体基板上の占有面積が大きいので動作速度が遅く不
十分である。
また、電源と出力端子の間に直列接続した複数のＰチャ
ネルデバイス回路及び出力端子と基準電圧端子との間に
直列接続した複数のＮチャネルデ。
バイス回路とを有するマドリスクを備えた基礎的論理回
路が周知であり、これは１９６４年３月１６日出願のＢ
、Ｚｕｋによる米国特許第３２５２０１１号に開示され
ている。
１９７６年ｌＯ月６日に出願されたＭ、　′１（ｉｒａ
ｓａｗａの米国特許第４０６９４２６号には、多種多様
な処理を行うための一層多くのデバイスをもつ回路を並
列接続した、さらに複雑なマトリクスが開示されている
。この特許には、いくつかの論理図や論理回路や真理値
表が示されている。さらにこの特許には論理式さえも示
されており、それらの式にはＰチャネル回路について記
述したも。
のど、Ｎチャネル回路について記述したものが各々含ま
れている。
１９７４年７月３０月に出願されたＹ、　５ｕｚｕｋｉ
らの米国特許第３９４５０００号には、全Ｎチャネル装
置と全Ｎチャネル装置がチップ上の別々の領域に設けら
れてなるようなマトリクスが開示されている。その特許
には、ＰチャネルデバイスとＮチャネルデバイスとをそ
れぞれ所定の論理関数表現に従って配列することが記さ
れている。
１９６７年６月５日に出願されたＪ、　Ｓ、　Ｋ１１ｂ
ｙの米国特許第３６４３２３２号によれば、半導体基板
上に予め複数のデバイスを設けておき、そのうちの、予
定に従って選び出したデバイス間に金属片を掛は渡して
所望の回路を形成するようにしたものが開示されている
。
［発明が解決しようとする問題点］ この発明の目的は、所望のプール論理関数を実現するよ
うな高集積密度の集積回路の製造方法を提供することに
ある。
この発明の他の目的は、高速動作と低電力消費量の集積
回路の製造方法を提供することにある。
この発明のさらに他の目的は、真理値表や論理式からチ
ップ上の論理設計のレイアウトすることを自動化するこ
とにある。
［問題点を解決するための手段］ この発明の教示するところに従うならＬｔ’、Ｐチャネ
ルデバイスとＮチャネルデノくイスとｈＮらなる一般的
なマトリクスを使用することによって任意のプール関数
あるいは論理式を、例え番ｆ、静的０Ｍ０８回路として
実現するための方法を得ることができよう、すなわち、
真理値表力層ら得たブール式に基づいてマトリクス間の
結線を行うのである。
さらに詳しく述べるなら、「０」と、「１」力１らなる
真理値表の論理ｒｌＪ出力力１らブール式の積和表現（
例えばＡ、Ｂ、Ｃをブール関数値とするときＱ＝ＡＢ＋
ＢＣ＋ＣＡのようなもの）をもとめる。このことは、出
力が２進「１」のとき、「１」となるような入力または
文字にはノベーをつ４ｔ　（例えばＡのように）るかそ
のコンブリメントをとり、また出力が２進「１」のとき
「０」となるような入力または文字にはバーをつけずあ
るし）番まコンブリメントをとらないようにすることに
より得られる。そのプール式の任意の積の項における入
力は〜Ｐチャネルデバイスのゲート電極に加えるべき電
圧に対応する。尚、そのＰチャネルデバイスは電源端子
と出力端子の間に直列接続されている。また、プール式
の他の積の項は、他のＰチャネルデバイス直列回路に対
応し、こうして全体の論理マトリクス回路の半分が形成
される。
同様にして、論理マトリクス回路の残りの半分に対して
も、入力「１」、「０」に対して２進「０」出力をとる
ような積和表現を見出す。すなわち、容積の項の入力は
Ｎチャネルデバイスの制御ゲート電圧に対応する。Ｎチ
ャネルデバイスは、一端をアース等の基準電圧端子に接
続し他端を出力端子に接続する。このときプール式の積
の項は、それぞれＮチャネルデバイス直列回路に対応し
、論理マトリクス回路の半分が形成される。論理マトリ
クス回路の各々の半分において、各項の共通の文字をく
くり出すことによって式は簡略化されよう。こうして余
分のＰチャネルデバイスとＮチャネルデバイスは除去さ
れ、共通の端子は互いに接続される。
［実施例］ さて図面を参照すると、第１図に示したのはＰＭＯＳス
イッチとＮＭＯＳスイッチの概略図であって、本発明に
より製造される回路は、このＰＭＯＳスイッチとＮＭＯ
Ｓスイッチとにより構成することになる。同図において
、１個ないしは複数のＰＭＯＳデバイスからなる第１の
スイッチ１０は約＋５ｖの電圧の電源端子ＶＨと出力端
子Ｑの間に接続してあり、ベクトルで示した入力信号工
ｐは、このＰＭＯＳスイッチ１０に複数の信号が加えら
れることを示している。さらにこの図において、１個な
いしは複数のＮＭＯＳデバイスからなる第二のスイッチ
１２は、アースＧ等の基準電位の端子と出力端子Ｑの間
に接続しである。これらのＰＭＯＳスイッチ１０とＮＭ
ＯＳスイッチ１２とはそれぞれ一般的に、ＰＭＯ８−Ｎ
ＭＯ８論理回路網という形態で、双対子をなしており、
すなわち、第１図に示すように例えばＰＭＯＳスイッチ
１０がオフのときＮＭＯＳスイッチがオン（あるいはこ
の逆）となるように設定されている。
このように、第１図に示すような回路網では、静的な直
流（ＤＣ）電力消費量が存在しないということが見てと
れるだろう。
第２図は、Ｐチャネル及びＮチャネルデバイスまたは電
界効果トランジスタの好適な配置を示すものであり、そ
のうち文字Ｐで示したものは第１図のＰＭＯＳスイッチ
回路を構成するように配置されている。また、文字Ｎで
示したものは第１図のＮＭＯＳスイッチ回路を構成する
ように配置されている。
第３図は、４つの入力信号または文字Ａ、Ｂ、Ｃ，Ｄと
１つの出力信号Ｑをもつ、任意の真理値表を示すもので
あり、４つの文字Ａ、Ｂ、Ｃ，Ｄの入力のさまざまな組
み合わせに対する出力信号Ｑの値が、論理「１」または
「０」を用いて記述されている。この真理値表に対する
プール表現をもとめると、次のようになる： ＋ＡＢＣＤ＋ＡＢＵｖ十Ａｂしｕ士ａｂしｕここで本発
明の教示するところに従うなら、入力に２進「１」と「
０」とをとるような２進「１」のデータ出力を用いるこ
とによって、第３図に示すような真理値表からプール表
現（関数）Ｑｐがもとまる。すなわち、出力が２進「１
」の場合において、２進「１」となる入力または文字は
コンブリメントをとるかバーをつけるかして、２進「０
」となる入力または文字はコンブリメントをとらず、ま
たはバーをつけないでおく。例えば、第３図において、
出力が「１」となる場合のうちの１つとしてＡ＝０、Ｂ
＝１、Ｃ＝Ｏ１Ｄ＝Ｏがあるが、このときはＢのみが２
進「１」だから、Ｂのみにバーをつけ、従ってＡＢＣＤ
という項が得られる。このようにして、第３図を参照す
ることによりＱｐは次のようになる： Ｑｐ＝ＡＢＣＤ＋ＡＢＣＤ＋ＡＢＣＤ＋ＡＢＣＤ＋ＡＢ
ＣＤ＋ＡＢＣＤ＋ＡＢＣＤ＋ＡＢＣＤここで周知のプー
ル代数理論を用いて、上記積和表現の共通な文字をくく
り出し、式を簡約化すこの簡約化したプール表現が得ら
れると、電源端子ｖＨと出力端子Ｑとの間に直列接続し
た複数のＰＭＯＳスイッチ回路１ｏのＰチャネルデバイ
スのゲート電極に対して、そのプール表現の積をなす各
入力を表示する電圧が加えられる。積をなす各入力（例
えばＡＢＣＤにおけるＡ、Ｂ、Ｃ１Ｃの各入力）に対応
するデバイスは電源端子■Ｈと出力端子Ｑとの間に直列
に接続されており、他の積の項を表示するＰＭＯＳデバ
イス直列回路は、・すべてそれとは並列に接続されるこ
とになる。
次に第４図を参照すると、この図にはプール表現Ｑｐの
１つの項の各人力Ａ、Ｂ、Ｃ，Ｉ）を電源端子Ｖ　Ｈｋ
出力端子Ｑの間に互いに直列接続したトランジスタ１４
．１６．１８．２ｏの各ゲートに接続しであることが見
てとれよう。さらに同図においては、プール表現ＱＰの
もう一方の項の入力Ａがトランジスタ２２の制御ゲート
に接続されており、またこの一方の項のＡを除＜Ｄ、Ｃ
，Ｂという３つの入力がトランジスタ２２と直列に電源
端子ＶＨと出力端子Ｑとの間に接続した、互いに並列の
トランジスタ２４．２６．２８の制御ゲートにそれぞれ
接続されていることがわかる。これらの接続は前記のプ
ール表現（２）に従うものである。ここで次のことに注
意しておかなければならない、すなわち、第４図では入
力Ａを、トランジスタ２４．２６．２８のそれぞれに直
列接続した共通のトランジスタ２２のゲート電極に接続
しているけれども、前記のプール表現（１）に従ってＰ
ＭＯＳスイッチ回路１０を構成するように、トランジス
タ２４．２６．２８の各々に個別に直列接続した３個の
トランジスタのゲート電極に入力Ａを接続してもよい、
ということである。もつとも、プール表現（２）の各項
に従って回路を構成する方が、プール表現（１）の場合
よりもトランジスタが少くて済むので、より好ましいと
言える。
さらにまた本発明の教示するところに従うなら、第３図
の真理値表から、入力に２進「１」と［ｏ」とをとる出
力「０」の出力データを使用することによりプール表現
ＱＮが得られる。すなわち出力が「０」の場合において
、２進ｒＯＪの値をとる入力または文字についてはコン
ブリメントをとるかバーをつけ、２進「１」の値をとる
入力または文字についてはコンブリメントをとらず、ま
たはバーをつけないでおくのである。このようにして、
再び第３図の真理値表を参照すると、 Ｑ　Ｎ　＝　Ａ　Ｂ　ＣＤ　＋　Ａ　Ｂ　ＣＤ　＋　Ａ
　Ｂ　ＣＤ　＋　Ａ　Ｂ　ＣＤ＋Ａ　Ｂ　ＣＤ＋Ａ　Ｂ
　ＣＤ＋Ａ　Ｂ　ＣＤ＋Ａ　Ｂ　ＣＤがもとままる。こ
こで、周知のプール代数理論を用いて共通の文字をくく
り出すことにより式を簡約化すると、 ＱＮ＝ＡＤ＋ＡＣ＋ＡＢ＋ＡＢＣＤ−・・（３）＝Ａ　
（Ｄ＋Ｃ＋Ｂ）’　＋ＡＢＣＤ・・・・（４）こうして
真理値表からプール表現が得られると、基準電圧端子Ｇ
と出力端子Ｑとの間に直列接続した複数のＮＭＯＳスイ
ッチ回路のＮチャネルデバイスのゲート電極に対して、
そのプール表現の積をなす各入力を表示する電圧が加え
られる。積をなす入力に対応するデバイスは、基準電圧
端子Ｇと出力端子Ｑの間に直列接続されており、他の積
の項を表示するＮＭＯＳデバイス回路はすべて。
それとは並列に接続されることになる。
−そこで再び第４図を参照すると、基準電圧端子Ｇと出
力端子Ｑの間にトランジスタ３０．３２．３４．３６が
直列接続されており、これらのトランジスタ３０．３１
３４．３６の各々の制御ゲートに一方の項の入力Ａ、Ｂ
、Ｃ，Ｄが個別に接続されていることが見てとれよう。
さらに、他方の項の入力Ａがトランジスタ３８の制御ゲ
ートに接続されており、その項のＡを除いた入力Ｂ、Ｃ
１Ｄはトランジスタ３８とは直列に、出力端子Ｑと基準
電源端子Ｇとの間に接続したトランジスタ４０．４２．
４４の制御ゲートに接続さ九ていることがわかる。尚、
これらの接続は前記のプール表現（４）に従うものであ
るが、次のことは注意しておかねばならない。すなわち
、第４図では、入力Ａをトランジスタ４ｏ、４２．４４
のそれぞれに共通に直列接続したトランジスタ３８のゲ
ート電極に接続しているけれども、前記のプール表現（
３）に従ってＮＭＯＳスイッチ回路１２を構成するよう
に、トランジスタ４ｏ、４２．４４の各々に個別に直列
接続した３個のトランジスタのゲート電極に入力Ａをそ
れぞれ接続してもよい、ということである。しかし一般
的に、使′用するトランジスタの個数が少くてすむこと
がら、プール表現（４）に従って構成した回路の方が好
ましい。
さて、第４図の回路は第３図の真理値表からもとめたプ
ール表現ＱＰ、　ＱＮ、とくに式（２）、（４）に従っ
て構成したものであるが、第３図とは異なる真理値表か
らも同様にして論理回路を構成できることも当然理解さ
れよう。すなわち、第３向の真理値表において、各入力
の文字に対し第３図とは異なった出力を割りあててもよ
いし、あるいは入力の数を任−意に増減することもでき
る。また、第３図の真理値表のように入力が４個の場合
は、４行４列のＰチャネルトランジスタと４行４列のＮ
チャネルトランジスタが使用されるけれども、第４図で
°はその４Ｘ４Ｘ２＝３２個以外のトランジスタはこの
論理回路では使用しないので他の回路用に供することが
できる。
さて、第５図には、半導体チップまたはウェーハ上４６
上で第４図の回路を製造した部分の位相幾何学的配置図
が示されている。チップ４６はＰ形シリコンからなる基
板４８を備えている。基板４８には例えば砒素の拡散ま
たは打ち込みによってＮ形井戸領域５０が形成さ九てい
る。二酸化シリコンからなる第一の薄膜層５２がＮ形井
戸領域上に成長または析出により被着されている。また
、やはり二酸化シリコ゛ンからなる第二の薄膜層５４が
、Ｎ形井戸領域５０の外側に、その領域５０に近接して
被着されている。これらの薄膜層５２．５４の外側の基
板４８上には厚いシリコン酸化層５６が周知の技術を用
いて成長または析出により形成されている。好適にはド
ープした多結晶シリコンからなる、平行配置した複数の
導電条片５８は、そわらの絶縁層（二酸化シリコン層）
５２．５４．５６上に形成されている。第一の薄膜二酸
化シリコン層５２の下方には、導電条片５８の両側に近
接して、それぞれソースとドレインとなるＰ影領域６０
が設けられている。これらのＰ影領域６０は、導電条片
５８をＰＭＯＳデバイスのチャネル領域を設定するため
のシールドとして、Ｎ型井戸領域にボロンを打ち込むこ
とにより設けることができる。すなわち、各々のＰＭＯ
Ｓデバイスはチャネル領域上に配置した複数の導電条片
のうち一つによって近接分離されたソースとドレインの
領域を有している。第二の薄膜二酸化シリコン層５４の
下方には、導電条片５８の両側に近接して、そ九ぞれソ
ースとドレインとなるＮ影領域６２が設けられている。
これらのＮ影領域６２は。
導電条片５８をＭＮＯＳデバイスのチャネル領域を設定
するためのシールドとして、基板４８上に砒素を打ち込
むことにより設けることができる。
すなわち、各々のＮＭＯＳデバイスはチャネル領域上に
配置した複数の導電条片のうち一つによって近接分離さ
れたソースとドレインの領域を有している。電源電圧を
供給するためのバスＶ）Ｉは、アルミニウム等の金属か
ら成り、Ｐチャネルトランジスタ２０〜２８上に形成さ
れていて、多結晶シリコンの条片５８とは絶縁されてい
る。基準電圧端子用のバスＧもやはり金属から成り、Ｎ
チャネルトランジスタ３０〜４４上に形成されており、
多結晶シリコンの条片５８とは絶縁されている。
結線用の金属条片６４は、ＰチャネルトランジスタとＮ
チャネルトランジスタの両方にまたがって形成され、や
はり多結晶シリコンの条片５８とは絶縁されている。尚
、第５図において、バスｖＭ、Ｇからソース領域６０及
びドレイン領域６２への電気的接触はＸ印で示しである
。また、第４図の論理回路に示した。制御ゲートを備え
たトランジスタは、第５図でも同じ参照番号（例えば２
０、２２；４２．４４など）で示した。
ここで、第５図の構造が、容易に拡張可能で、自動化に
も適合するきわめて小型のＣＭＯ８論理回路を与えるこ
とが見てとれよう。また、ある限定した大きさのマトリ
クスが、マスクレベルでプログラム可能なプログラム論
理アレイとして使用できることも明白である。すなわち
、本発明の方法は、ＣＭＯ８技術全般に使用可能である
。また、本発明によれば真理値表から速やかに論理回路
を構成できることから、本発明は任意の論理関数及びＮ
ＯＲ，ＮＡＮＤ、ＡＯＩ、ＸＯＲ及び？／ｌ／チプレク
サ等の通常の論理ブロックにも適用できることが理解さ
れるべきである。尚このとき、デバイスの累加はデバイ
スの性能の許す限りいくらでも行うことができる。また
、デバイスの累加に応じて、もし必要なら出力電力にバ
ッファを加えたり増幅器を接続してもよい。
この論理回路の動作速度は、入力データを並列化すると
ともに装置全体を小型化すれば高めることができる。
さらにまた、ここに述べた回路は、静的な０Ｍ０８回路
との関連で説明されているが、動的な０Ｍ０８回路や静
的及び動的の両方のＮＭＯ５回路についても本発明の方
法が適用可能であることも理解されてしかるべきであろ
う。とくに静的なＭＮＯ８回路においては、上記実施例
で述べたＰチャネルアレイとＰＭＯＳスイッチ１０とを
例えば単−Ｎチャネルの負荷デバイスで置きかえること
になる。動的なＮＭＯ３回路及び動的なＣＭＯＳ回路に
おいては、上Ｖ、Ｐチャネルアレイ１０は、Ｎチャネル
またはＰチャネルからなる、パルスあるいはクロックを
入力される負荷デバイスでおきかえられる。しかし、そ
のようなアレイはノイズに弱いので、同期的に動作させ
る必要がある。
また、第４図のマトリクス１０は、出力端子Ｑでの全供
給電圧が出力可能なので、増幅作用を有する。
さらに、本発明の方法は、きわめて秩序的に整理されて
いるので、熟練した当業者が本発明をＣＡＤ（コンピュ
ータ援用設計）を用いた半導体論理回路の製造に容易に
援用し得ることもまた理解されるべきであろう。
［発明の効果］ 以上のように、本発明によれば、所望のブール論理関数
に基づき、半導体チップまた番よ基板上側こきわめて組
織的に結線を配置することしこより論理回路を実現でき
るので、論理回路の設計を簡易イヒし、自動製造工程に
適したものとする。
また、ワンチップ上に論理回路を実現できるので、装置
の小型化及び低消費電力化を（１力）ることかできる。
【図面の簡単な説明】
第１図は本発明により製造した回路内を収めた基本的な
ブロック図をあられす図、 第２図は、第１図のブロック図で使用されるＰチャネル
デバイスアレイとＮチャネルデノくイスアレイとを示す
図、 第３図は、任意の真理値表をあられす図、第４図は、第
３図の真理値表に基づき第２図のＰチャネルデバイスと
Ｎチャネルデノベイスとに結線を行うことにより構成し
た論理回路の図、第５図は、第４図の論理回路を半導体
チップ上に実現するための位相幾何学的結線をあられす
図である。 Ａ、Ｂ、Ｃ，Ｄ・・・・２進入力、ＱＰ、ＱＮ・・・・
プール関数、２０〜２８・・・・第一のトランジスタ、
３０〜４４・・・・第二のトランジスタ、■８・・・・
電源、Ｑ・・・・出力端子、Ｇ−・・・基準電圧端子。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名）

Claims (3)

    【特許請求の範囲】
  1. （１）所定の数の２進入力と少くとも一つの２進出力と
    をもち、これらの入出力の間の対応関係を定めた真理値
    表を満足する論理回路を構成するための半導体論理回路
    の製造方法において、真理値表の２進出力が論理「１」
    である場合の各２進入力に対し、その２進入力が論理「
    １」のときはコンブリメントをとり論理「０」のときは
    コンブリメントをとらないようにして積和形式のプール
    関数Ｑｐを真理値表から作成することと、真理値表の２
    進出力が論理「０」である場合の各２進入力に対し、そ
    の２進入力が論理「０」のときはコンブリメントをとり
    論理「１」のときはコンブリメントをとらないようにし
    て積和形式のプール関数ＱＮを真理値表から作成するこ
    ととを行った後に、プール関数Ｑｐの各種の項に対して
    、その積の項に含まれる２進入力の数だけ電源と出力端
    子の間に、制御ゲートをもつ第一のトランジスタを直列
    接続して該第−のトランジスタの各制御ゲートに該２進
    入力に対応するデジタル電圧を個別に印加することと、
    前記第一のトランジスタの直列接続回路をプール関数Ｑ
    ｐ中の和の表現に対応して並列接続することと、 プール関数ＱＮの各種の項に対して、その積の項に含ま
    れる２進入力の数だけ出力端子と基準電圧端子の間に、
    制御ゲートをもつ第二のトランジスタを直列接続して該
    第二のトランジスタの各制御ゲートに該２進入力に対応
    するデジタル電圧を個別に印加することと、 前記第二のトランジスタの直列接続回路をプール関数Ｑ
    Ｎ中の和の表現に対応して並列接続することとを行うよ
    うにした、半導体論理回路の製造方法。
  2. （２）前記第一の１−ランジスタはＰチャネルトランジ
    スタで構成され、第二のトランジスタはＮチャネルトラ
    ンジスタで構成されてなる特許請求の範囲第（１）項記
    載の半導体論理回路の製造方法。
  3. （３）前記プール関数ｃｉｐ、　ＱＮは簡約表現を用い
    てなる特許請求の範囲第（１）項または第（２）項記載
    の半導体論理回路の製造方法。
JP59149812A 1983-11-21 1984-07-20 半導体論理回路の製造方法 Granted JPS60117757A (ja)

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US06/554,148 US4591993A (en) 1983-11-21 1983-11-21 Methodology for making logic circuits

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JPS60117757A true JPS60117757A (ja) 1985-06-25
JPH0544853B2 JPH0544853B2 (ja) 1993-07-07

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JP59149812A Granted JPS60117757A (ja) 1983-11-21 1984-07-20 半導体論理回路の製造方法

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DE (1) DE3485112D1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4703435A (en) * 1984-07-16 1987-10-27 International Business Machines Corporation Logic Synthesizer
US4700316A (en) * 1985-03-01 1987-10-13 International Business Machines Corporation Automated book layout in static CMOS
JPH0668756B2 (ja) * 1985-04-19 1994-08-31 株式会社日立製作所 回路自動変換方法
US4792909A (en) * 1986-04-07 1988-12-20 Xerox Corporation Boolean logic layout generator
US4745084A (en) * 1986-11-12 1988-05-17 Vlsi Technology, Inc. Method of making a customized semiconductor integrated device
US4782249A (en) * 1987-08-03 1988-11-01 General Electric Company Static CMOS programmable logic array
US4870598A (en) * 1987-08-04 1989-09-26 Texas Instruments Incorporated Comprehensive logic circuit layout system
US5119313A (en) * 1987-08-04 1992-06-02 Texas Instruments Incorporated Comprehensive logic circuit layout system
US5150309A (en) * 1987-08-04 1992-09-22 Texas Instruments Incorporated Comprehensive logic circuit layout system
US4916627A (en) * 1987-12-02 1990-04-10 International Business Machines Corporation Logic path length reduction using boolean minimization
US5173864A (en) * 1988-08-20 1992-12-22 Kabushiki Kaisha Toshiba Standard cell and standard-cell-type integrated circuit
US4928160A (en) * 1989-01-17 1990-05-22 Ncr Corporation Gate isolated base cell structure with off-grid gate polysilicon pattern
US5243538B1 (en) * 1989-08-09 1995-11-07 Hitachi Ltd Comparison and verification system for logic circuits and method thereof
US5237513A (en) * 1989-11-20 1993-08-17 Massachusetts Institute Of Technology Optimal integrated circuit generation
US5084824A (en) * 1990-03-29 1992-01-28 National Semiconductor Corporation Simulation model generation from a physical data base of a combinatorial circuit
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
US5524082A (en) * 1991-06-28 1996-06-04 International Business Machines Corporation Redundancy removal using quasi-algebraic methods
US5416719A (en) * 1992-12-17 1995-05-16 Vlsi Technology, Inc. Computerized generation of truth tables for sequential and combinatorial cells
JP3182036B2 (ja) * 1994-02-16 2001-07-03 松下電器産業株式会社 論理合成方法及び論理合成装置
US5629636A (en) * 1994-10-19 1997-05-13 Crosspoint Solutions, Inc. Ram-logic tile for field programmable gate arrays
US5465055A (en) * 1994-10-19 1995-11-07 Crosspoint Solutions, Inc. RAM-logic tile for field programmable gate arrays
US6240542B1 (en) * 1998-07-14 2001-05-29 Lsi Logic Corporation Poly routing for chip interconnects with minimal impact on chip performance
US7877711B2 (en) * 2006-03-01 2011-01-25 Nangate A/S Methods of deriving switch networks
WO2008144330A1 (en) * 2007-05-15 2008-11-27 Georgia Tech Research Corporation Systems and methods of improved boolean forms

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124256A (en) * 1973-02-01 1981-09-29 Philips Nv Integrated circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3252011A (en) * 1964-03-16 1966-05-17 Rca Corp Logic circuit employing transistor means whereby steady state power dissipation is minimized
US3643232A (en) * 1967-06-05 1972-02-15 Texas Instruments Inc Large-scale integration of electronic systems in microminiature form
JPS5620734B2 (ja) * 1973-07-31 1981-05-15
JPS5244551A (en) * 1975-10-06 1977-04-07 Toshiba Corp Logic circuit
US4356504A (en) * 1980-03-28 1982-10-26 International Microcircuits, Inc. MOS Integrated circuit structure for discretionary interconnection
US4482810A (en) * 1982-09-30 1984-11-13 Storage Technology Partners Electron beam exposure system
JPS6010816A (ja) * 1983-06-27 1985-01-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 差動論理回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124256A (en) * 1973-02-01 1981-09-29 Philips Nv Integrated circuit

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Publication number Publication date
DE3485112D1 (de) 1991-10-31
JPH0544853B2 (ja) 1993-07-07
EP0142766A3 (en) 1986-07-23
EP0142766B1 (en) 1991-09-25
US4591993A (en) 1986-05-27
EP0142766A2 (en) 1985-05-29

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