JPS60117757A - 半導体論理回路の製造方法 - Google Patents
半導体論理回路の製造方法Info
- Publication number
- JPS60117757A JPS60117757A JP59149812A JP14981284A JPS60117757A JP S60117757 A JPS60117757 A JP S60117757A JP 59149812 A JP59149812 A JP 59149812A JP 14981284 A JP14981284 A JP 14981284A JP S60117757 A JPS60117757 A JP S60117757A
- Authority
- JP
- Japan
- Prior art keywords
- binary
- logic
- transistors
- logic circuit
- pool
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体集積回路技術を用いた論理回路の製造
方法に関し、特にMOS (金属酸化半導体)を用いた
論理回路の製造方法に関するものである。
方法に関し、特にMOS (金属酸化半導体)を用いた
論理回路の製造方法に関するものである。
[従来技術]
従来より、0MO8(相補的金属酸化半導体)技術には
、Nチャネルデバイスのみを用いたNMO8技術や、P
チャネルデバイスのみを用いた2MO8技術に対してい
くつかの利点があることが知られている。その利点とし
て例えば動作が高速であることと、スタンドバイ消費電
力が実質上零に等しいことが挙げられよう。
、Nチャネルデバイスのみを用いたNMO8技術や、P
チャネルデバイスのみを用いた2MO8技術に対してい
くつかの利点があることが知られている。その利点とし
て例えば動作が高速であることと、スタンドバイ消費電
力が実質上零に等しいことが挙げられよう。
さて、Nチャネルデバイスのみを用いた静的論理回路を
設計する場合、簡単な論理回路のブロックや、アンドゲ
ート、オアゲートのアレイから複雑な論理回路が構成さ
れるが、それらの回路は直流量流を消費するとともに、
半導体基板上の占有面積が大きいので動作速度が遅く不
十分である。
設計する場合、簡単な論理回路のブロックや、アンドゲ
ート、オアゲートのアレイから複雑な論理回路が構成さ
れるが、それらの回路は直流量流を消費するとともに、
半導体基板上の占有面積が大きいので動作速度が遅く不
十分である。
また、電源と出力端子の間に直列接続した複数のPチャ
ネルデバイス回路及び出力端子と基準電圧端子との間に
直列接続した複数のNチャネルデ。
ネルデバイス回路及び出力端子と基準電圧端子との間に
直列接続した複数のNチャネルデ。
バイス回路とを有するマドリスクを備えた基礎的論理回
路が周知であり、これは1964年3月16日出願のB
、Zukによる米国特許第3252011号に開示され
ている。
路が周知であり、これは1964年3月16日出願のB
、Zukによる米国特許第3252011号に開示され
ている。
1976年lO月6日に出願されたM、 ′1(ira
sawaの米国特許第4069426号には、多種多様
な処理を行うための一層多くのデバイスをもつ回路を並
列接続した、さらに複雑なマトリクスが開示されている
。この特許には、いくつかの論理図や論理回路や真理値
表が示されている。さらにこの特許には論理式さえも示
されており、それらの式にはPチャネル回路について記
述したも。
sawaの米国特許第4069426号には、多種多様
な処理を行うための一層多くのデバイスをもつ回路を並
列接続した、さらに複雑なマトリクスが開示されている
。この特許には、いくつかの論理図や論理回路や真理値
表が示されている。さらにこの特許には論理式さえも示
されており、それらの式にはPチャネル回路について記
述したも。
のど、Nチャネル回路について記述したものが各々含ま
れている。
れている。
1974年7月30月に出願されたY、 5uzuki
らの米国特許第3945000号には、全Nチャネル装
置と全Nチャネル装置がチップ上の別々の領域に設けら
れてなるようなマトリクスが開示されている。その特許
には、PチャネルデバイスとNチャネルデバイスとをそ
れぞれ所定の論理関数表現に従って配列することが記さ
れている。
らの米国特許第3945000号には、全Nチャネル装
置と全Nチャネル装置がチップ上の別々の領域に設けら
れてなるようなマトリクスが開示されている。その特許
には、PチャネルデバイスとNチャネルデバイスとをそ
れぞれ所定の論理関数表現に従って配列することが記さ
れている。
1967年6月5日に出願されたJ、 S、 K11b
yの米国特許第3643232号によれば、半導体基板
上に予め複数のデバイスを設けておき、そのうちの、予
定に従って選び出したデバイス間に金属片を掛は渡して
所望の回路を形成するようにしたものが開示されている
。
yの米国特許第3643232号によれば、半導体基板
上に予め複数のデバイスを設けておき、そのうちの、予
定に従って選び出したデバイス間に金属片を掛は渡して
所望の回路を形成するようにしたものが開示されている
。
[発明が解決しようとする問題点]
この発明の目的は、所望のプール論理関数を実現するよ
うな高集積密度の集積回路の製造方法を提供することに
ある。
うな高集積密度の集積回路の製造方法を提供することに
ある。
この発明の他の目的は、高速動作と低電力消費量の集積
回路の製造方法を提供することにある。
回路の製造方法を提供することにある。
この発明のさらに他の目的は、真理値表や論理式からチ
ップ上の論理設計のレイアウトすることを自動化するこ
とにある。
ップ上の論理設計のレイアウトすることを自動化するこ
とにある。
[問題点を解決するための手段]
この発明の教示するところに従うならLt’、Pチャネ
ルデバイスとNチャネルデノくイスとhNらなる一般的
なマトリクスを使用することによって任意のプール関数
あるいは論理式を、例え番f、静的0M08回路として
実現するための方法を得ることができよう、すなわち、
真理値表力層ら得たブール式に基づいてマトリクス間の
結線を行うのである。
ルデバイスとNチャネルデノくイスとhNらなる一般的
なマトリクスを使用することによって任意のプール関数
あるいは論理式を、例え番f、静的0M08回路として
実現するための方法を得ることができよう、すなわち、
真理値表力層ら得たブール式に基づいてマトリクス間の
結線を行うのである。
さらに詳しく述べるなら、「0」と、「1」力1らなる
真理値表の論理rlJ出力力1らブール式の積和表現(
例えばA、B、Cをブール関数値とするときQ=AB+
BC+CAのようなもの)をもとめる。このことは、出
力が2進「1」のとき、「1」となるような入力または
文字にはノベーをつ4t (例えばAのように)るかそ
のコンブリメントをとり、また出力が2進「1」のとき
「0」となるような入力または文字にはバーをつけずあ
るし)番まコンブリメントをとらないようにすることに
より得られる。そのプール式の任意の積の項における入
力は〜Pチャネルデバイスのゲート電極に加えるべき電
圧に対応する。尚、そのPチャネルデバイスは電源端子
と出力端子の間に直列接続されている。また、プール式
の他の積の項は、他のPチャネルデバイス直列回路に対
応し、こうして全体の論理マトリクス回路の半分が形成
される。
真理値表の論理rlJ出力力1らブール式の積和表現(
例えばA、B、Cをブール関数値とするときQ=AB+
BC+CAのようなもの)をもとめる。このことは、出
力が2進「1」のとき、「1」となるような入力または
文字にはノベーをつ4t (例えばAのように)るかそ
のコンブリメントをとり、また出力が2進「1」のとき
「0」となるような入力または文字にはバーをつけずあ
るし)番まコンブリメントをとらないようにすることに
より得られる。そのプール式の任意の積の項における入
力は〜Pチャネルデバイスのゲート電極に加えるべき電
圧に対応する。尚、そのPチャネルデバイスは電源端子
と出力端子の間に直列接続されている。また、プール式
の他の積の項は、他のPチャネルデバイス直列回路に対
応し、こうして全体の論理マトリクス回路の半分が形成
される。
同様にして、論理マトリクス回路の残りの半分に対して
も、入力「1」、「0」に対して2進「0」出力をとる
ような積和表現を見出す。すなわち、容積の項の入力は
Nチャネルデバイスの制御ゲート電圧に対応する。Nチ
ャネルデバイスは、一端をアース等の基準電圧端子に接
続し他端を出力端子に接続する。このときプール式の積
の項は、それぞれNチャネルデバイス直列回路に対応し
、論理マトリクス回路の半分が形成される。論理マトリ
クス回路の各々の半分において、各項の共通の文字をく
くり出すことによって式は簡略化されよう。こうして余
分のPチャネルデバイスとNチャネルデバイスは除去さ
れ、共通の端子は互いに接続される。
も、入力「1」、「0」に対して2進「0」出力をとる
ような積和表現を見出す。すなわち、容積の項の入力は
Nチャネルデバイスの制御ゲート電圧に対応する。Nチ
ャネルデバイスは、一端をアース等の基準電圧端子に接
続し他端を出力端子に接続する。このときプール式の積
の項は、それぞれNチャネルデバイス直列回路に対応し
、論理マトリクス回路の半分が形成される。論理マトリ
クス回路の各々の半分において、各項の共通の文字をく
くり出すことによって式は簡略化されよう。こうして余
分のPチャネルデバイスとNチャネルデバイスは除去さ
れ、共通の端子は互いに接続される。
[実施例]
さて図面を参照すると、第1図に示したのはPMOSス
イッチとNMOSスイッチの概略図であって、本発明に
より製造される回路は、このPMOSスイッチとNMO
Sスイッチとにより構成することになる。同図において
、1個ないしは複数のPMOSデバイスからなる第1の
スイッチ10は約+5vの電圧の電源端子VHと出力端
子Qの間に接続してあり、ベクトルで示した入力信号工
pは、このPMOSスイッチ10に複数の信号が加えら
れることを示している。さらにこの図において、1個な
いしは複数のNMOSデバイスからなる第二のスイッチ
12は、アースG等の基準電位の端子と出力端子Qの間
に接続しである。これらのPMOSスイッチ10とNM
OSスイッチ12とはそれぞれ一般的に、PMO8−N
MO8論理回路網という形態で、双対子をなしており、
すなわち、第1図に示すように例えばPMOSスイッチ
10がオフのときNMOSスイッチがオン(あるいはこ
の逆)となるように設定されている。
イッチとNMOSスイッチの概略図であって、本発明に
より製造される回路は、このPMOSスイッチとNMO
Sスイッチとにより構成することになる。同図において
、1個ないしは複数のPMOSデバイスからなる第1の
スイッチ10は約+5vの電圧の電源端子VHと出力端
子Qの間に接続してあり、ベクトルで示した入力信号工
pは、このPMOSスイッチ10に複数の信号が加えら
れることを示している。さらにこの図において、1個な
いしは複数のNMOSデバイスからなる第二のスイッチ
12は、アースG等の基準電位の端子と出力端子Qの間
に接続しである。これらのPMOSスイッチ10とNM
OSスイッチ12とはそれぞれ一般的に、PMO8−N
MO8論理回路網という形態で、双対子をなしており、
すなわち、第1図に示すように例えばPMOSスイッチ
10がオフのときNMOSスイッチがオン(あるいはこ
の逆)となるように設定されている。
このように、第1図に示すような回路網では、静的な直
流(DC)電力消費量が存在しないということが見てと
れるだろう。
流(DC)電力消費量が存在しないということが見てと
れるだろう。
第2図は、Pチャネル及びNチャネルデバイスまたは電
界効果トランジスタの好適な配置を示すものであり、そ
のうち文字Pで示したものは第1図のPMOSスイッチ
回路を構成するように配置されている。また、文字Nで
示したものは第1図のNMOSスイッチ回路を構成する
ように配置されている。
界効果トランジスタの好適な配置を示すものであり、そ
のうち文字Pで示したものは第1図のPMOSスイッチ
回路を構成するように配置されている。また、文字Nで
示したものは第1図のNMOSスイッチ回路を構成する
ように配置されている。
第3図は、4つの入力信号または文字A、B、C,Dと
1つの出力信号Qをもつ、任意の真理値表を示すもので
あり、4つの文字A、B、C,Dの入力のさまざまな組
み合わせに対する出力信号Qの値が、論理「1」または
「0」を用いて記述されている。この真理値表に対する
プール表現をもとめると、次のようになる: +ABCD+ABUv十Abしu士abしuここで本発
明の教示するところに従うなら、入力に2進「1」と「
0」とをとるような2進「1」のデータ出力を用いるこ
とによって、第3図に示すような真理値表からプール表
現(関数)Qpがもとまる。すなわち、出力が2進「1
」の場合において、2進「1」となる入力または文字は
コンブリメントをとるかバーをつけるかして、2進「0
」となる入力または文字はコンブリメントをとらず、ま
たはバーをつけないでおく。例えば、第3図において、
出力が「1」となる場合のうちの1つとしてA=0、B
=1、C=O1D=Oがあるが、このときはBのみが2
進「1」だから、Bのみにバーをつけ、従ってABCD
という項が得られる。このようにして、第3図を参照す
ることによりQpは次のようになる: Qp=ABCD+ABCD+ABCD+ABCD+AB
CD+ABCD+ABCD+ABCDここで周知のプー
ル代数理論を用いて、上記積和表現の共通な文字をくく
り出し、式を簡約化すこの簡約化したプール表現が得ら
れると、電源端子vHと出力端子Qとの間に直列接続し
た複数のPMOSスイッチ回路1oのPチャネルデバイ
スのゲート電極に対して、そのプール表現の積をなす各
入力を表示する電圧が加えられる。積をなす各入力(例
えばABCDにおけるA、B、C1Cの各入力)に対応
するデバイスは電源端子■Hと出力端子Qとの間に直列
に接続されており、他の積の項を表示するPMOSデバ
イス直列回路は、・すべてそれとは並列に接続されるこ
とになる。
1つの出力信号Qをもつ、任意の真理値表を示すもので
あり、4つの文字A、B、C,Dの入力のさまざまな組
み合わせに対する出力信号Qの値が、論理「1」または
「0」を用いて記述されている。この真理値表に対する
プール表現をもとめると、次のようになる: +ABCD+ABUv十Abしu士abしuここで本発
明の教示するところに従うなら、入力に2進「1」と「
0」とをとるような2進「1」のデータ出力を用いるこ
とによって、第3図に示すような真理値表からプール表
現(関数)Qpがもとまる。すなわち、出力が2進「1
」の場合において、2進「1」となる入力または文字は
コンブリメントをとるかバーをつけるかして、2進「0
」となる入力または文字はコンブリメントをとらず、ま
たはバーをつけないでおく。例えば、第3図において、
出力が「1」となる場合のうちの1つとしてA=0、B
=1、C=O1D=Oがあるが、このときはBのみが2
進「1」だから、Bのみにバーをつけ、従ってABCD
という項が得られる。このようにして、第3図を参照す
ることによりQpは次のようになる: Qp=ABCD+ABCD+ABCD+ABCD+AB
CD+ABCD+ABCD+ABCDここで周知のプー
ル代数理論を用いて、上記積和表現の共通な文字をくく
り出し、式を簡約化すこの簡約化したプール表現が得ら
れると、電源端子vHと出力端子Qとの間に直列接続し
た複数のPMOSスイッチ回路1oのPチャネルデバイ
スのゲート電極に対して、そのプール表現の積をなす各
入力を表示する電圧が加えられる。積をなす各入力(例
えばABCDにおけるA、B、C1Cの各入力)に対応
するデバイスは電源端子■Hと出力端子Qとの間に直列
に接続されており、他の積の項を表示するPMOSデバ
イス直列回路は、・すべてそれとは並列に接続されるこ
とになる。
次に第4図を参照すると、この図にはプール表現Qpの
1つの項の各人力A、B、C,I)を電源端子V Hk
出力端子Qの間に互いに直列接続したトランジスタ14
.16.18.2oの各ゲートに接続しであることが見
てとれよう。さらに同図においては、プール表現QPの
もう一方の項の入力Aがトランジスタ22の制御ゲート
に接続されており、またこの一方の項のAを除<D、C
,Bという3つの入力がトランジスタ22と直列に電源
端子VHと出力端子Qとの間に接続した、互いに並列の
トランジスタ24.26.28の制御ゲートにそれぞれ
接続されていることがわかる。これらの接続は前記のプ
ール表現(2)に従うものである。ここで次のことに注
意しておかなければならない、すなわち、第4図では入
力Aを、トランジスタ24.26.28のそれぞれに直
列接続した共通のトランジスタ22のゲート電極に接続
しているけれども、前記のプール表現(1)に従ってP
MOSスイッチ回路10を構成するように、トランジス
タ24.26.28の各々に個別に直列接続した3個の
トランジスタのゲート電極に入力Aを接続してもよい、
ということである。もつとも、プール表現(2)の各項
に従って回路を構成する方が、プール表現(1)の場合
よりもトランジスタが少くて済むので、より好ましいと
言える。
1つの項の各人力A、B、C,I)を電源端子V Hk
出力端子Qの間に互いに直列接続したトランジスタ14
.16.18.2oの各ゲートに接続しであることが見
てとれよう。さらに同図においては、プール表現QPの
もう一方の項の入力Aがトランジスタ22の制御ゲート
に接続されており、またこの一方の項のAを除<D、C
,Bという3つの入力がトランジスタ22と直列に電源
端子VHと出力端子Qとの間に接続した、互いに並列の
トランジスタ24.26.28の制御ゲートにそれぞれ
接続されていることがわかる。これらの接続は前記のプ
ール表現(2)に従うものである。ここで次のことに注
意しておかなければならない、すなわち、第4図では入
力Aを、トランジスタ24.26.28のそれぞれに直
列接続した共通のトランジスタ22のゲート電極に接続
しているけれども、前記のプール表現(1)に従ってP
MOSスイッチ回路10を構成するように、トランジス
タ24.26.28の各々に個別に直列接続した3個の
トランジスタのゲート電極に入力Aを接続してもよい、
ということである。もつとも、プール表現(2)の各項
に従って回路を構成する方が、プール表現(1)の場合
よりもトランジスタが少くて済むので、より好ましいと
言える。
さらにまた本発明の教示するところに従うなら、第3図
の真理値表から、入力に2進「1」と[o」とをとる出
力「0」の出力データを使用することによりプール表現
QNが得られる。すなわち出力が「0」の場合において
、2進rOJの値をとる入力または文字についてはコン
ブリメントをとるかバーをつけ、2進「1」の値をとる
入力または文字についてはコンブリメントをとらず、ま
たはバーをつけないでおくのである。このようにして、
再び第3図の真理値表を参照すると、 Q N = A B CD + A B CD + A
B CD + A B CD+A B CD+A B
CD+A B CD+A B CDがもとままる。こ
こで、周知のプール代数理論を用いて共通の文字をくく
り出すことにより式を簡約化すると、 QN=AD+AC+AB+ABCD−・・(3)=A
(D+C+B)’ +ABCD・・・・(4)こうして
真理値表からプール表現が得られると、基準電圧端子G
と出力端子Qとの間に直列接続した複数のNMOSスイ
ッチ回路のNチャネルデバイスのゲート電極に対して、
そのプール表現の積をなす各入力を表示する電圧が加え
られる。積をなす入力に対応するデバイスは、基準電圧
端子Gと出力端子Qの間に直列接続されており、他の積
の項を表示するNMOSデバイス回路はすべて。
の真理値表から、入力に2進「1」と[o」とをとる出
力「0」の出力データを使用することによりプール表現
QNが得られる。すなわち出力が「0」の場合において
、2進rOJの値をとる入力または文字についてはコン
ブリメントをとるかバーをつけ、2進「1」の値をとる
入力または文字についてはコンブリメントをとらず、ま
たはバーをつけないでおくのである。このようにして、
再び第3図の真理値表を参照すると、 Q N = A B CD + A B CD + A
B CD + A B CD+A B CD+A B
CD+A B CD+A B CDがもとままる。こ
こで、周知のプール代数理論を用いて共通の文字をくく
り出すことにより式を簡約化すると、 QN=AD+AC+AB+ABCD−・・(3)=A
(D+C+B)’ +ABCD・・・・(4)こうして
真理値表からプール表現が得られると、基準電圧端子G
と出力端子Qとの間に直列接続した複数のNMOSスイ
ッチ回路のNチャネルデバイスのゲート電極に対して、
そのプール表現の積をなす各入力を表示する電圧が加え
られる。積をなす入力に対応するデバイスは、基準電圧
端子Gと出力端子Qの間に直列接続されており、他の積
の項を表示するNMOSデバイス回路はすべて。
それとは並列に接続されることになる。
−そこで再び第4図を参照すると、基準電圧端子Gと出
力端子Qの間にトランジスタ30.32.34.36が
直列接続されており、これらのトランジスタ30.31
34.36の各々の制御ゲートに一方の項の入力A、B
、C,Dが個別に接続されていることが見てとれよう。
力端子Qの間にトランジスタ30.32.34.36が
直列接続されており、これらのトランジスタ30.31
34.36の各々の制御ゲートに一方の項の入力A、B
、C,Dが個別に接続されていることが見てとれよう。
さらに、他方の項の入力Aがトランジスタ38の制御ゲ
ートに接続されており、その項のAを除いた入力B、C
1Dはトランジスタ38とは直列に、出力端子Qと基準
電源端子Gとの間に接続したトランジスタ40.42.
44の制御ゲートに接続さ九ていることがわかる。尚、
これらの接続は前記のプール表現(4)に従うものであ
るが、次のことは注意しておかねばならない。すなわち
、第4図では、入力Aをトランジスタ4o、42.44
のそれぞれに共通に直列接続したトランジスタ38のゲ
ート電極に接続しているけれども、前記のプール表現(
3)に従ってNMOSスイッチ回路12を構成するよう
に、トランジスタ4o、42.44の各々に個別に直列
接続した3個のトランジスタのゲート電極に入力Aをそ
れぞれ接続してもよい、ということである。しかし一般
的に、使′用するトランジスタの個数が少くてすむこと
がら、プール表現(4)に従って構成した回路の方が好
ましい。
ートに接続されており、その項のAを除いた入力B、C
1Dはトランジスタ38とは直列に、出力端子Qと基準
電源端子Gとの間に接続したトランジスタ40.42.
44の制御ゲートに接続さ九ていることがわかる。尚、
これらの接続は前記のプール表現(4)に従うものであ
るが、次のことは注意しておかねばならない。すなわち
、第4図では、入力Aをトランジスタ4o、42.44
のそれぞれに共通に直列接続したトランジスタ38のゲ
ート電極に接続しているけれども、前記のプール表現(
3)に従ってNMOSスイッチ回路12を構成するよう
に、トランジスタ4o、42.44の各々に個別に直列
接続した3個のトランジスタのゲート電極に入力Aをそ
れぞれ接続してもよい、ということである。しかし一般
的に、使′用するトランジスタの個数が少くてすむこと
がら、プール表現(4)に従って構成した回路の方が好
ましい。
さて、第4図の回路は第3図の真理値表からもとめたプ
ール表現QP、 QN、とくに式(2)、(4)に従っ
て構成したものであるが、第3図とは異なる真理値表か
らも同様にして論理回路を構成できることも当然理解さ
れよう。すなわち、第3向の真理値表において、各入力
の文字に対し第3図とは異なった出力を割りあててもよ
いし、あるいは入力の数を任−意に増減することもでき
る。また、第3図の真理値表のように入力が4個の場合
は、4行4列のPチャネルトランジスタと4行4列のN
チャネルトランジスタが使用されるけれども、第4図で
°はその4X4X2=32個以外のトランジスタはこの
論理回路では使用しないので他の回路用に供することが
できる。
ール表現QP、 QN、とくに式(2)、(4)に従っ
て構成したものであるが、第3図とは異なる真理値表か
らも同様にして論理回路を構成できることも当然理解さ
れよう。すなわち、第3向の真理値表において、各入力
の文字に対し第3図とは異なった出力を割りあててもよ
いし、あるいは入力の数を任−意に増減することもでき
る。また、第3図の真理値表のように入力が4個の場合
は、4行4列のPチャネルトランジスタと4行4列のN
チャネルトランジスタが使用されるけれども、第4図で
°はその4X4X2=32個以外のトランジスタはこの
論理回路では使用しないので他の回路用に供することが
できる。
さて、第5図には、半導体チップまたはウェーハ上46
上で第4図の回路を製造した部分の位相幾何学的配置図
が示されている。チップ46はP形シリコンからなる基
板48を備えている。基板48には例えば砒素の拡散ま
たは打ち込みによってN形井戸領域50が形成さ九てい
る。二酸化シリコンからなる第一の薄膜層52がN形井
戸領域上に成長または析出により被着されている。また
、やはり二酸化シリコ゛ンからなる第二の薄膜層54が
、N形井戸領域50の外側に、その領域50に近接して
被着されている。これらの薄膜層52.54の外側の基
板48上には厚いシリコン酸化層56が周知の技術を用
いて成長または析出により形成されている。好適にはド
ープした多結晶シリコンからなる、平行配置した複数の
導電条片58は、そわらの絶縁層(二酸化シリコン層)
52.54.56上に形成されている。第一の薄膜二酸
化シリコン層52の下方には、導電条片58の両側に近
接して、それぞれソースとドレインとなるP影領域60
が設けられている。これらのP影領域60は、導電条片
58をPMOSデバイスのチャネル領域を設定するため
のシールドとして、N型井戸領域にボロンを打ち込むこ
とにより設けることができる。すなわち、各々のPMO
Sデバイスはチャネル領域上に配置した複数の導電条片
のうち一つによって近接分離されたソースとドレインの
領域を有している。第二の薄膜二酸化シリコン層54の
下方には、導電条片58の両側に近接して、そ九ぞれソ
ースとドレインとなるN影領域62が設けられている。
上で第4図の回路を製造した部分の位相幾何学的配置図
が示されている。チップ46はP形シリコンからなる基
板48を備えている。基板48には例えば砒素の拡散ま
たは打ち込みによってN形井戸領域50が形成さ九てい
る。二酸化シリコンからなる第一の薄膜層52がN形井
戸領域上に成長または析出により被着されている。また
、やはり二酸化シリコ゛ンからなる第二の薄膜層54が
、N形井戸領域50の外側に、その領域50に近接して
被着されている。これらの薄膜層52.54の外側の基
板48上には厚いシリコン酸化層56が周知の技術を用
いて成長または析出により形成されている。好適にはド
ープした多結晶シリコンからなる、平行配置した複数の
導電条片58は、そわらの絶縁層(二酸化シリコン層)
52.54.56上に形成されている。第一の薄膜二酸
化シリコン層52の下方には、導電条片58の両側に近
接して、それぞれソースとドレインとなるP影領域60
が設けられている。これらのP影領域60は、導電条片
58をPMOSデバイスのチャネル領域を設定するため
のシールドとして、N型井戸領域にボロンを打ち込むこ
とにより設けることができる。すなわち、各々のPMO
Sデバイスはチャネル領域上に配置した複数の導電条片
のうち一つによって近接分離されたソースとドレインの
領域を有している。第二の薄膜二酸化シリコン層54の
下方には、導電条片58の両側に近接して、そ九ぞれソ
ースとドレインとなるN影領域62が設けられている。
これらのN影領域62は。
導電条片58をMNOSデバイスのチャネル領域を設定
するためのシールドとして、基板48上に砒素を打ち込
むことにより設けることができる。
するためのシールドとして、基板48上に砒素を打ち込
むことにより設けることができる。
すなわち、各々のNMOSデバイスはチャネル領域上に
配置した複数の導電条片のうち一つによって近接分離さ
れたソースとドレインの領域を有している。電源電圧を
供給するためのバスV)Iは、アルミニウム等の金属か
ら成り、Pチャネルトランジスタ20〜28上に形成さ
れていて、多結晶シリコンの条片58とは絶縁されてい
る。基準電圧端子用のバスGもやはり金属から成り、N
チャネルトランジスタ30〜44上に形成されており、
多結晶シリコンの条片58とは絶縁されている。
配置した複数の導電条片のうち一つによって近接分離さ
れたソースとドレインの領域を有している。電源電圧を
供給するためのバスV)Iは、アルミニウム等の金属か
ら成り、Pチャネルトランジスタ20〜28上に形成さ
れていて、多結晶シリコンの条片58とは絶縁されてい
る。基準電圧端子用のバスGもやはり金属から成り、N
チャネルトランジスタ30〜44上に形成されており、
多結晶シリコンの条片58とは絶縁されている。
結線用の金属条片64は、PチャネルトランジスタとN
チャネルトランジスタの両方にまたがって形成され、や
はり多結晶シリコンの条片58とは絶縁されている。尚
、第5図において、バスvM、Gからソース領域60及
びドレイン領域62への電気的接触はX印で示しである
。また、第4図の論理回路に示した。制御ゲートを備え
たトランジスタは、第5図でも同じ参照番号(例えば2
0、22;42.44など)で示した。
チャネルトランジスタの両方にまたがって形成され、や
はり多結晶シリコンの条片58とは絶縁されている。尚
、第5図において、バスvM、Gからソース領域60及
びドレイン領域62への電気的接触はX印で示しである
。また、第4図の論理回路に示した。制御ゲートを備え
たトランジスタは、第5図でも同じ参照番号(例えば2
0、22;42.44など)で示した。
ここで、第5図の構造が、容易に拡張可能で、自動化に
も適合するきわめて小型のCMO8論理回路を与えるこ
とが見てとれよう。また、ある限定した大きさのマトリ
クスが、マスクレベルでプログラム可能なプログラム論
理アレイとして使用できることも明白である。すなわち
、本発明の方法は、CMO8技術全般に使用可能である
。また、本発明によれば真理値表から速やかに論理回路
を構成できることから、本発明は任意の論理関数及びN
OR,NAND、AOI、XOR及び?/l/チプレク
サ等の通常の論理ブロックにも適用できることが理解さ
れるべきである。尚このとき、デバイスの累加はデバイ
スの性能の許す限りいくらでも行うことができる。また
、デバイスの累加に応じて、もし必要なら出力電力にバ
ッファを加えたり増幅器を接続してもよい。
も適合するきわめて小型のCMO8論理回路を与えるこ
とが見てとれよう。また、ある限定した大きさのマトリ
クスが、マスクレベルでプログラム可能なプログラム論
理アレイとして使用できることも明白である。すなわち
、本発明の方法は、CMO8技術全般に使用可能である
。また、本発明によれば真理値表から速やかに論理回路
を構成できることから、本発明は任意の論理関数及びN
OR,NAND、AOI、XOR及び?/l/チプレク
サ等の通常の論理ブロックにも適用できることが理解さ
れるべきである。尚このとき、デバイスの累加はデバイ
スの性能の許す限りいくらでも行うことができる。また
、デバイスの累加に応じて、もし必要なら出力電力にバ
ッファを加えたり増幅器を接続してもよい。
この論理回路の動作速度は、入力データを並列化すると
ともに装置全体を小型化すれば高めることができる。
ともに装置全体を小型化すれば高めることができる。
さらにまた、ここに述べた回路は、静的な0M08回路
との関連で説明されているが、動的な0M08回路や静
的及び動的の両方のNMO5回路についても本発明の方
法が適用可能であることも理解されてしかるべきであろ
う。とくに静的なMNO8回路においては、上記実施例
で述べたPチャネルアレイとPMOSスイッチ10とを
例えば単−Nチャネルの負荷デバイスで置きかえること
になる。動的なNMO3回路及び動的なCMOS回路に
おいては、上V、Pチャネルアレイ10は、Nチャネル
またはPチャネルからなる、パルスあるいはクロックを
入力される負荷デバイスでおきかえられる。しかし、そ
のようなアレイはノイズに弱いので、同期的に動作させ
る必要がある。
との関連で説明されているが、動的な0M08回路や静
的及び動的の両方のNMO5回路についても本発明の方
法が適用可能であることも理解されてしかるべきであろ
う。とくに静的なMNO8回路においては、上記実施例
で述べたPチャネルアレイとPMOSスイッチ10とを
例えば単−Nチャネルの負荷デバイスで置きかえること
になる。動的なNMO3回路及び動的なCMOS回路に
おいては、上V、Pチャネルアレイ10は、Nチャネル
またはPチャネルからなる、パルスあるいはクロックを
入力される負荷デバイスでおきかえられる。しかし、そ
のようなアレイはノイズに弱いので、同期的に動作させ
る必要がある。
また、第4図のマトリクス10は、出力端子Qでの全供
給電圧が出力可能なので、増幅作用を有する。
給電圧が出力可能なので、増幅作用を有する。
さらに、本発明の方法は、きわめて秩序的に整理されて
いるので、熟練した当業者が本発明をCAD(コンピュ
ータ援用設計)を用いた半導体論理回路の製造に容易に
援用し得ることもまた理解されるべきであろう。
いるので、熟練した当業者が本発明をCAD(コンピュ
ータ援用設計)を用いた半導体論理回路の製造に容易に
援用し得ることもまた理解されるべきであろう。
[発明の効果]
以上のように、本発明によれば、所望のブール論理関数
に基づき、半導体チップまた番よ基板上側こきわめて組
織的に結線を配置することしこより論理回路を実現でき
るので、論理回路の設計を簡易イヒし、自動製造工程に
適したものとする。
に基づき、半導体チップまた番よ基板上側こきわめて組
織的に結線を配置することしこより論理回路を実現でき
るので、論理回路の設計を簡易イヒし、自動製造工程に
適したものとする。
また、ワンチップ上に論理回路を実現できるので、装置
の小型化及び低消費電力化を(1力)ることかできる。
の小型化及び低消費電力化を(1力)ることかできる。
第1図は本発明により製造した回路内を収めた基本的な
ブロック図をあられす図、 第2図は、第1図のブロック図で使用されるPチャネル
デバイスアレイとNチャネルデノくイスアレイとを示す
図、 第3図は、任意の真理値表をあられす図、第4図は、第
3図の真理値表に基づき第2図のPチャネルデバイスと
Nチャネルデノベイスとに結線を行うことにより構成し
た論理回路の図、第5図は、第4図の論理回路を半導体
チップ上に実現するための位相幾何学的結線をあられす
図である。 A、B、C,D・・・・2進入力、QP、QN・・・・
プール関数、20〜28・・・・第一のトランジスタ、
30〜44・・・・第二のトランジスタ、■8・・・・
電源、Q・・・・出力端子、G−・・・基準電圧端子。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 1) 次 生 (外1名)
ブロック図をあられす図、 第2図は、第1図のブロック図で使用されるPチャネル
デバイスアレイとNチャネルデノくイスアレイとを示す
図、 第3図は、任意の真理値表をあられす図、第4図は、第
3図の真理値表に基づき第2図のPチャネルデバイスと
Nチャネルデノベイスとに結線を行うことにより構成し
た論理回路の図、第5図は、第4図の論理回路を半導体
チップ上に実現するための位相幾何学的結線をあられす
図である。 A、B、C,D・・・・2進入力、QP、QN・・・・
プール関数、20〜28・・・・第一のトランジスタ、
30〜44・・・・第二のトランジスタ、■8・・・・
電源、Q・・・・出力端子、G−・・・基準電圧端子。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 1) 次 生 (外1名)
Claims (3)
- (1)所定の数の2進入力と少くとも一つの2進出力と
をもち、これらの入出力の間の対応関係を定めた真理値
表を満足する論理回路を構成するための半導体論理回路
の製造方法において、真理値表の2進出力が論理「1」
である場合の各2進入力に対し、その2進入力が論理「
1」のときはコンブリメントをとり論理「0」のときは
コンブリメントをとらないようにして積和形式のプール
関数Qpを真理値表から作成することと、真理値表の2
進出力が論理「0」である場合の各2進入力に対し、そ
の2進入力が論理「0」のときはコンブリメントをとり
論理「1」のときはコンブリメントをとらないようにし
て積和形式のプール関数QNを真理値表から作成するこ
ととを行った後に、プール関数Qpの各種の項に対して
、その積の項に含まれる2進入力の数だけ電源と出力端
子の間に、制御ゲートをもつ第一のトランジスタを直列
接続して該第−のトランジスタの各制御ゲートに該2進
入力に対応するデジタル電圧を個別に印加することと、
前記第一のトランジスタの直列接続回路をプール関数Q
p中の和の表現に対応して並列接続することと、 プール関数QNの各種の項に対して、その積の項に含ま
れる2進入力の数だけ出力端子と基準電圧端子の間に、
制御ゲートをもつ第二のトランジスタを直列接続して該
第二のトランジスタの各制御ゲートに該2進入力に対応
するデジタル電圧を個別に印加することと、 前記第二のトランジスタの直列接続回路をプール関数Q
N中の和の表現に対応して並列接続することとを行うよ
うにした、半導体論理回路の製造方法。 - (2)前記第一の1−ランジスタはPチャネルトランジ
スタで構成され、第二のトランジスタはNチャネルトラ
ンジスタで構成されてなる特許請求の範囲第(1)項記
載の半導体論理回路の製造方法。 - (3)前記プール関数cip、 QNは簡約表現を用い
てなる特許請求の範囲第(1)項または第(2)項記載
の半導体論理回路の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US554148 | 1983-11-21 | ||
US06/554,148 US4591993A (en) | 1983-11-21 | 1983-11-21 | Methodology for making logic circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60117757A true JPS60117757A (ja) | 1985-06-25 |
JPH0544853B2 JPH0544853B2 (ja) | 1993-07-07 |
Family
ID=24212228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59149812A Granted JPS60117757A (ja) | 1983-11-21 | 1984-07-20 | 半導体論理回路の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4591993A (ja) |
EP (1) | EP0142766B1 (ja) |
JP (1) | JPS60117757A (ja) |
DE (1) | DE3485112D1 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4703435A (en) * | 1984-07-16 | 1987-10-27 | International Business Machines Corporation | Logic Synthesizer |
US4700316A (en) * | 1985-03-01 | 1987-10-13 | International Business Machines Corporation | Automated book layout in static CMOS |
JPH0668756B2 (ja) * | 1985-04-19 | 1994-08-31 | 株式会社日立製作所 | 回路自動変換方法 |
US4792909A (en) * | 1986-04-07 | 1988-12-20 | Xerox Corporation | Boolean logic layout generator |
US4745084A (en) * | 1986-11-12 | 1988-05-17 | Vlsi Technology, Inc. | Method of making a customized semiconductor integrated device |
US4782249A (en) * | 1987-08-03 | 1988-11-01 | General Electric Company | Static CMOS programmable logic array |
US4870598A (en) * | 1987-08-04 | 1989-09-26 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
US5119313A (en) * | 1987-08-04 | 1992-06-02 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
US5150309A (en) * | 1987-08-04 | 1992-09-22 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
US4916627A (en) * | 1987-12-02 | 1990-04-10 | International Business Machines Corporation | Logic path length reduction using boolean minimization |
US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
US4928160A (en) * | 1989-01-17 | 1990-05-22 | Ncr Corporation | Gate isolated base cell structure with off-grid gate polysilicon pattern |
US5243538B1 (en) * | 1989-08-09 | 1995-11-07 | Hitachi Ltd | Comparison and verification system for logic circuits and method thereof |
US5237513A (en) * | 1989-11-20 | 1993-08-17 | Massachusetts Institute Of Technology | Optimal integrated circuit generation |
US5084824A (en) * | 1990-03-29 | 1992-01-28 | National Semiconductor Corporation | Simulation model generation from a physical data base of a combinatorial circuit |
US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
US5524082A (en) * | 1991-06-28 | 1996-06-04 | International Business Machines Corporation | Redundancy removal using quasi-algebraic methods |
US5416719A (en) * | 1992-12-17 | 1995-05-16 | Vlsi Technology, Inc. | Computerized generation of truth tables for sequential and combinatorial cells |
JP3182036B2 (ja) * | 1994-02-16 | 2001-07-03 | 松下電器産業株式会社 | 論理合成方法及び論理合成装置 |
US5629636A (en) * | 1994-10-19 | 1997-05-13 | Crosspoint Solutions, Inc. | Ram-logic tile for field programmable gate arrays |
US5465055A (en) * | 1994-10-19 | 1995-11-07 | Crosspoint Solutions, Inc. | RAM-logic tile for field programmable gate arrays |
US6240542B1 (en) * | 1998-07-14 | 2001-05-29 | Lsi Logic Corporation | Poly routing for chip interconnects with minimal impact on chip performance |
US7877711B2 (en) * | 2006-03-01 | 2011-01-25 | Nangate A/S | Methods of deriving switch networks |
WO2008144330A1 (en) * | 2007-05-15 | 2008-11-27 | Georgia Tech Research Corporation | Systems and methods of improved boolean forms |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3252011A (en) * | 1964-03-16 | 1966-05-17 | Rca Corp | Logic circuit employing transistor means whereby steady state power dissipation is minimized |
US3643232A (en) * | 1967-06-05 | 1972-02-15 | Texas Instruments Inc | Large-scale integration of electronic systems in microminiature form |
JPS5620734B2 (ja) * | 1973-07-31 | 1981-05-15 | ||
JPS5244551A (en) * | 1975-10-06 | 1977-04-07 | Toshiba Corp | Logic circuit |
US4356504A (en) * | 1980-03-28 | 1982-10-26 | International Microcircuits, Inc. | MOS Integrated circuit structure for discretionary interconnection |
US4482810A (en) * | 1982-09-30 | 1984-11-13 | Storage Technology Partners | Electron beam exposure system |
JPS6010816A (ja) * | 1983-06-27 | 1985-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 差動論理回路 |
-
1983
- 1983-11-21 US US06/554,148 patent/US4591993A/en not_active Expired - Lifetime
-
1984
- 1984-07-20 JP JP59149812A patent/JPS60117757A/ja active Granted
- 1984-11-06 DE DE8484113322T patent/DE3485112D1/de not_active Expired - Fee Related
- 1984-11-06 EP EP84113322A patent/EP0142766B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56124256A (en) * | 1973-02-01 | 1981-09-29 | Philips Nv | Integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
DE3485112D1 (de) | 1991-10-31 |
JPH0544853B2 (ja) | 1993-07-07 |
EP0142766A3 (en) | 1986-07-23 |
EP0142766B1 (en) | 1991-09-25 |
US4591993A (en) | 1986-05-27 |
EP0142766A2 (en) | 1985-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60117757A (ja) | 半導体論理回路の製造方法 | |
JP2564787B2 (ja) | ゲートアレー大規模集積回路装置及びその製造方法 | |
US4884118A (en) | Double metal HCMOS compacted array | |
JP2509755B2 (ja) | 半導体集積回路製造方法 | |
JP2004186666A (ja) | 半導体集積回路装置 | |
EP0125504B1 (en) | Bipolar transistor mos transistor hybrid semiconductor integrated circuit device | |
JPH0434309B2 (ja) | ||
CA1241115A (en) | Automatic layout for cascode voltage switch logic | |
JPS61144056A (ja) | 半導体集積回路装置 | |
JPS58122771A (ja) | 半導体集積回路装置 | |
US5814846A (en) | Cell apparatus and method for use in building complex integrated circuit devices | |
KR920006750B1 (ko) | 반도체장치 | |
JP3651944B2 (ja) | Cmosセル | |
US4566022A (en) | Flexible/compressed array macro design | |
JPH0428264A (ja) | 半導体集積回路用セルライブラリ | |
US4652777A (en) | CMOS programmable logic array | |
EP0092176A2 (en) | Basic cell for integrated-circuit gate arrays | |
JPH0113223B2 (ja) | ||
JPH0496369A (ja) | ゲートアレー型lsi | |
JPH0329187B2 (ja) | ||
JP2522678B2 (ja) | Cmos集積回路装置 | |
JP3863267B2 (ja) | 半導体集積回路、マクロセル、基本セルおよびトランジスタアレイ | |
JPH0154861B2 (ja) | ||
York | Gate array architectures | |
JPH10150175A (ja) | 半導体集積回路およびその製造方法 |