JPS63250914A - エミツタ・カツプルド・ロジツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、構成の簡略化、動作の高速化および省電力
化を図ることができるエミッタ・カップルド・ロジック
回路に関する。

「従来の技術」 Ｅ　ＣＬ　（ＩｆｉｔＬｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇ
ｉｃ）回路は、高速性の点で優れているため、高速処理
が要求されろ回路に種々用いられている。

ここで、第２図に従来のＥＣＬ回路の構成を示す。図に
示すトランジスタＱｌ、Ｑ２は、各々のエミッタが共通
接続されており、この共通エミッタが抵抗Ｒ１を介して
負電源ＶＥＩＩに接続されている。トランジスタＱ１．
Ｑ２は、相補的にオン／オフするように構成されており
、トランジスタＱｌのベース電位が基阜電源Ｖｓの電位
より高ければトランジ・スタＱ！がオン、低ければトラ
ンジスタＱ２がオンする。そして、トランジスタＱｌ。

Ｑ２のコレクタに得られる論理出力は、出力インピーダ
ンスを低くするために、各々エミッタフォロアのトラン
ジスタＱ３．Ｑ４を介して出力端０　　　ｕＬ、　Ｏｕ
ｔから出力されるようになっている。

なお、上記構成における抵抗Ｒ１に代えて定電流源が用
いられる場合らある。

「発明が解決しようとする問題点」 ところで、上述した従来の回路においては、エミッタフ
ォロアトランジスタＱ３、Ｑ４には、１氏抗Ｒ４、Ｒ５
を介して常に電流が流れ、消費電力の点で著しく不利で
あった。

また、トランジスタＱｌ、Ｑ２のコレクタに接続される
抵抗Ｒ２，ｆ１３のインピーダンスが高いために、コレ
クターベース間容量Ｃｌ１１ｃがミラー効果により、み
かけ上大きくなり、スイッヂング速度の低下を招くとい
う問題があった。

この発明は、上述した事情に鑑みてなされたもので、低
消費電力化および高速化を図ることかで゛きるとともに
、構成の簡略化をも合わ仕て図ることができるエミッタ
・カップルド・ロジック回路を提供することを目的とし
ている。

「問題点を解決するための手段」 この発明は、上述した問題を解決するために、エミッタ
が共通接続され入力信号のレベルにより相補的にオン／
オフする一対のスイッチングトランジスタと、この一対
のスイッチングトランジスタのスイッヂング出力を出力
端子に各々供給する一対のエミッタフォロアトランジス
タとを有するエミッタ・カップルド・ロジック回路にお
いて、前記各スイッチングトランジスタのコレクタと前
記各エミッタフォロアトランジスタの各エミッタとを各
々接続するとともに、前記各エミッタフォロアトランジ
スタの一方のベースを他方のコレクタに、他方のベース
を一方のコレクタに各々接続している。

「作用」 スイッチングトランジスタに流れる電流と、エミッタフ
ォロアトランジスタに流れる電流とが共通化される。ま
た、スイッチングトランジスタのコレクタに接続される
エミッタフォロアトランジスタが低インピーダンスであ
るため、ミラー効果によるコレクターベース間容量の増
加を抑制できる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

第１図は、この発明の一実施例の構成を示す回路図であ
る。

図において、トランジスタＱｌ、Ｑ２のエミッタは共通
接続されており、この共通エミッタが定電流源２を介し
て負電源Ｖ０に接続されている。

トランジスタＱｌのベースは入力端子ＩＮに接続され、
トランジスタＱ２のベースと負電源Ｖｇｇとの間には基
準電源Ｖｓが介挿されている。トランジスタＱｌおよび
トランジスタＱ２の各コレクタは、各々トランジスタＱ
３およびトランジスタＱ４のエミッタに各々接続されて
いる。すなわち、トランジスタＱｌ、Ｑ３およびトラン
ジスタ′Ｑ２゜Ｑ４が各々カスケード接続されている。

トランジスタＱ３のベースは、トランジスタＱ４のコレ
クタに接続されるとともに、抵抗［１１１を介して接地
されている。トランジスタＱ４のベースはトランジスタ
Ｑ３のコレクタに接続されるとともに、抵抗Ｒ１０を介
して接地されている。また、トランジスタＱ３のコレク
タおよびエミッタは、出力端子５ｕｔｌおよび０ｕｔ２
に各々接続されている。

トランジスタＱ４のコレクタおよびエミッタは、各々出
力端子ＯｕＬ　１およびＱｕＬ２に各々接続されている
。

次に、上記構成によるこの実施例の動作について説明す
る。

今、入力端子ＩＮに“Ｌ°レベルの信号が供給されたと
すると、トランジスタＱ１がオフ状態になり、トランジ
スタＱ２がオン状態となる。トランジスタＱ１がオフ状
態となると、トランジスタＱ３らオフ状態となり、トラ
ンジスタＱ３がオフであれば、そのコレクタ電位はほぼ
接地電位（ＯＶ）となる。これにより、トランジスタＱ
４がオンする。上記のオン／オフ状態によれば、出力端
子Ｃ１ｕＬ　ｌからは、０■の電圧が出力され、出力端
子Ｏｕｔ　１からは抵抗ｒｌｌｌの電圧降下分だけＯｖ
から低下した電圧が出力される。また、出力端子０ｕＬ
２および出力端子０ｕｔ２からは、各々出力端子０ｕｔ
ｌおよびＣｌ　ｕｔ　ＩよりトランジスタＱ４．Ｑ３の
ベース−エミッタ間電圧だけ低い電圧が出力される。こ
の出力端子○ｕｔ２と０ｕｔ２は、各々トランジスタＱ
４．Ｑ３のエミッタフォロア出力となるので、低インピ
ーダンス出力となる。

また、出力端子（５ｕｔｌと０ｕｔｌから出力される信
号を高いレベル帯の２値信号として用い、出力端子Φｕ
ｔ２と０ｕｔ２から出力される信号を低いレベル帯の２
値信号として用いることができる。

一方、入力端子ＩＮに供給される信号が“夏ルベルの場
合は、各トランジスタＱ！〜Ｑ４のオン／オフ状態が上
述の場合と逆になり、各出力端子から出力される信号値
も反転する。

以上の主うに、上記実施例は、出力端子Ｏｕ口。

０ｕｔ２についてみればバッファとして動作し、出力端
子Ｃ１ｕＬ１．５ｕｔ２についてみればインバータとし
て動作する。

そして、上記動作においては、第１図に示す回路から明
らかなように、エミッタフォロアによる低インピーダン
ス出力が可能でありながら、従来のような出力側トラン
ジスタ（エミッタフォロアトランジスタ）の無駄電流が
なくなっている。

また、トランジスタＱｌ、Ｑ２のコレクタがエミッタフ
ォロアを構成するトランジスタＱ３．Ｑ４のエミッタに
接続されているため、ミラー効果が抑制され、入力端子
ＩＮ側からみた場合のトランジスタＱｌ、Ｑ２のみかけ
上のベース−コレクタ間容量が小さくなる。したがって
、高速処理が可能となる。

さらに、上記実施例においては、従来の回路に設けられ
ていた出力側エミッタフォロアトランジスタのエミッタ
抵抗が不要となり、部品点数が少なくなっている。

なお、高速化実現のためには、トランジスタＱ３、Ｑ４
が飽和しない論理レベルが必要であり、論理振幅ＶＬは
約０．６ｖである。

「発明の効果」 以上説明したように、この発明によれば、エミッタが共
通接続され入力信号のレベルにより相補的にオン／オフ
する一対のスイッチングトランジスタと、この一対のス
イッチングトランジスタのスイッチング出力を出力端子
に各々供給する一対のエミッタフォロアトランジスタと
を有するエミッタ・カップルド・ロジック回路において
、前記各スイッチングトランジスタのコレクタと前記各
エミッタフォロアトランジスタの各エミッタとを各々接
続するとともに、ｍｌ記各エミッタフォロアトランジス
タの一方のベースを他方のコレクタに、他方のベースを
一方のコレクタに各々接続したので、低消費電力化およ
び高速化を図ることができるとともに、構成の簡略化を
も合わせて図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は従来のＥＣＬ回路の構成を示す回路図である。 Ｑｌ、Ｑ２・・・・・・トランジスタ（スイッチングト
ランジスタ）、Ｑ３．Ｑ４・・・・・・トランジスタ（
エミッタフォロアトランジスタ）、２・・・・・・定電
流源。

Claims (1)

【特許請求の範囲】
1. エミッタが共通接続され入力信号のレベルにより相補的
   にオン／オフする一対のスイッチングトランジスタと、
   この一対のスイッチングトランジスタのスイッチング出
   力を出力端子に各々供給する一対のエミッタフォロアト
   ランジスタとを有するエミッタ・カップルド・ロジック
   回路において、前記各スイッチングトランジスタのコレ
   クタと前記各エミッタフォロアトランジスタの各エミッ
   タとを各々接続するとともに、前記各エミッタフォロア
   トランジスタの一方のベースを他方のコレクタに、他方
   のベースを一方のコレクタに各々接続したことを特徴と
   するエミッタ・カップルド・ロジック回路。