JP3294909B2 - 電子スイッチ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、電子スイッチ回路に係
り、特にアナログ信号用の電子スイッチ回路に関する。
り、特にアナログ信号用の電子スイッチ回路に関する。
【０００２】
【従来の技術】図３は従来の電子スイッチ回路の一構成
例を示す図である。同図に示すように、本構成例の電子
スイッチ回路は、差動トランジスタ回路部、差動回路
部、制御回路部（それぞれ破線で図示）から構成され
る。
例を示す図である。同図に示すように、本構成例の電子
スイッチ回路は、差動トランジスタ回路部、差動回路
部、制御回路部（それぞれ破線で図示）から構成され
る。
【０００３】差動トランジスタ回路部において、１対の
トランジスタＱ1 ，Ｑ2 及びＱ3 ，Ｑ4 のエミッタはそ
れぞれ共通接続され、そのエミッタ結合点には定電流切
換用トランジスタ（スイッチング用トランジスタ）
Ｑ5 ，Ｑ6 のコレクタがそれぞれ接続される。トランジ
スタＱ2 ，Ｑ4 のコレクタは共通接続され、定電流源
（第１の定電流源）であるトランジスタＱ9 のコレクタ
に接続されるとともに、出力トランジスタＱ10のベース
に接続され、また、位相補償用コンデンサＣ1 が対ＧＮ
Ｄ間に接続される。トランジスタＱ1 ，Ｑ3 のコレクタ
はＶccに接続され、ベースは切換えられるアナログ入力
信号端子ＩＮ１，ＩＮ２に接続される。
トランジスタＱ1 ，Ｑ2 及びＱ3 ，Ｑ4 のエミッタはそ
れぞれ共通接続され、そのエミッタ結合点には定電流切
換用トランジスタ（スイッチング用トランジスタ）
Ｑ5 ，Ｑ6 のコレクタがそれぞれ接続される。トランジ
スタＱ2 ，Ｑ4 のコレクタは共通接続され、定電流源
（第１の定電流源）であるトランジスタＱ9 のコレクタ
に接続されるとともに、出力トランジスタＱ10のベース
に接続され、また、位相補償用コンデンサＣ1 が対ＧＮ
Ｄ間に接続される。トランジスタＱ1 ，Ｑ3 のコレクタ
はＶccに接続され、ベースは切換えられるアナログ入力
信号端子ＩＮ１，ＩＮ２に接続される。
【０００４】出力トランジスタＱ10のコレクタはＶccに
接続され、エミッタは対ＧＮＤ間に接続された定電流源
（第２の定電流源）Ｉ1 に接続されると共に、帰還信号
として差動トランジスタＱ2 ，Ｑ4 のベースに接続さ
れ、出力信号ＯＵＴは出力トランジスタＱ10のエミッタ
に接続される出力端子から出力する。
接続され、エミッタは対ＧＮＤ間に接続された定電流源
（第２の定電流源）Ｉ1 に接続されると共に、帰還信号
として差動トランジスタＱ2 ，Ｑ4 のベースに接続さ
れ、出力信号ＯＵＴは出力トランジスタＱ10のエミッタ
に接続される出力端子から出力する。
【０００５】トランジスタＱ11，抵抗Ｒ7 、トランジス
タＱ9 ，抵抗Ｒ6 、トランジスタＱ16，抵抗Ｒ5 は電流
ミラー回路を構成し、ほぼ定電流源Ｉ0 と等しい電流を
トランジスタＱ9 ，トランジスタＱ16のコレクタより出
力する。ここで、トランジスタＱ9 のコレクタから出力
される定電流（ＩQ9/C）は、トランジスタＱ5 ，Ｑ6の
エミッタに結合された定電流（Ｉ3 ）との関係をＩ3 ：
ＩQ9/C＝２：１に設定することにより、選択された一対
の差動トランジスタのオフセット電圧を最小にすること
ができる。
タＱ9 ，抵抗Ｒ6 、トランジスタＱ16，抵抗Ｒ5 は電流
ミラー回路を構成し、ほぼ定電流源Ｉ0 と等しい電流を
トランジスタＱ9 ，トランジスタＱ16のコレクタより出
力する。ここで、トランジスタＱ9 のコレクタから出力
される定電流（ＩQ9/C）は、トランジスタＱ5 ，Ｑ6の
エミッタに結合された定電流（Ｉ3 ）との関係をＩ3 ：
ＩQ9/C＝２：１に設定することにより、選択された一対
の差動トランジスタのオフセット電圧を最小にすること
ができる。
【０００６】差動回路部において、定電流切換用トラン
ジスタＱ5 ，Ｑ6 のエミッタは共通接続され、その結合
点に定電流源Ｉ3 がＧＮＤ間に接続される。
ジスタＱ5 ，Ｑ6 のエミッタは共通接続され、その結合
点に定電流源Ｉ3 がＧＮＤ間に接続される。
【０００７】差動回路部には、制御回路部からスイッチ
ング信号が印加され、トランジスタＱ5 ，Ｑ6 のベース
は、制御回路部のトランジスタＱ19，Ｑ21（ベース，コ
レクタが接続されてダイオードを構成する）と抵抗Ｒ1
及びトランジスタＱ20，Ｑ22（ベース，コレクタが接続
されてダイオードを構成する）と抵抗Ｒ2 を負荷とする
差動トランジスタＱ12，Ｑ13のコレクタに接続される。
ング信号が印加され、トランジスタＱ5 ，Ｑ6 のベース
は、制御回路部のトランジスタＱ19，Ｑ21（ベース，コ
レクタが接続されてダイオードを構成する）と抵抗Ｒ1
及びトランジスタＱ20，Ｑ22（ベース，コレクタが接続
されてダイオードを構成する）と抵抗Ｒ2 を負荷とする
差動トランジスタＱ12，Ｑ13のコレクタに接続される。
【０００８】差動トランジスタＱ12，Ｑ13のエミッタは
共通接続され、定電流出力トランジスタＱ16のコレクタ
に接続される。トランジスタＱ13のベースは、ある基準
電圧ＶR1の電圧が印加され、これが入力信号を切換える
スレッショルド電圧となる。トランジスタＱ12のベース
は、対ＧＮＤに接続された定電流源Ｉ2 と入力用トラン
ジスタＱ23のエミッタ及び入力クリップ用トランジスタ
Ｑ24のエミッタに接続される。
共通接続され、定電流出力トランジスタＱ16のコレクタ
に接続される。トランジスタＱ13のベースは、ある基準
電圧ＶR1の電圧が印加され、これが入力信号を切換える
スレッショルド電圧となる。トランジスタＱ12のベース
は、対ＧＮＤに接続された定電流源Ｉ2 と入力用トラン
ジスタＱ23のエミッタ及び入力クリップ用トランジスタ
Ｑ24のエミッタに接続される。
【０００９】トランジスタＱ23，Ｑ24のコレクタは共に
Ｖccに接続される。トランジスタＱ24のベースは、トラ
ンジスタＱ12のベース電位がある電圧レベル以下になら
ないようにするための電圧ＶR2が印加されており、ＶR2
はＶR1より低い電圧に設定される。トランジスタＱ23の
ベースには、差動切換信号であるロジックレベルの信号
が印加される。
Ｖccに接続される。トランジスタＱ24のベースは、トラ
ンジスタＱ12のベース電位がある電圧レベル以下になら
ないようにするための電圧ＶR2が印加されており、ＶR2
はＶR1より低い電圧に設定される。トランジスタＱ23の
ベースには、差動切換信号であるロジックレベルの信号
が印加される。
【００１０】ここで、トランジスタＱ23のベースに、差
動切換信号が印加され、トランジスタＱ12のベース電位
がＶR1よりも高くなると、トランジスタＱ12がオン，ト
ランジスタＱ13がオフとなり、トランジスタＱ6 がオ
ン，トランジスタＱ5 がオフとなる。逆に、トランジス
タＱ12のベース電位がＶR1より低くなると、トランジス
タＱ12がオフ，トランジスタＱ13がオンとなり、トラン
ジスタＱ6 がオフ，トランジスタＱ5 がオンとなる。従
って、差動切換信号によってアナログ入力信号端子ＩＮ
１、ＩＮ２に入力されるアナログ信号に対応して選択的
に出力端子から出力信号ＯＵＴを出力することができ
る。
動切換信号が印加され、トランジスタＱ12のベース電位
がＶR1よりも高くなると、トランジスタＱ12がオン，ト
ランジスタＱ13がオフとなり、トランジスタＱ6 がオ
ン，トランジスタＱ5 がオフとなる。逆に、トランジス
タＱ12のベース電位がＶR1より低くなると、トランジス
タＱ12がオフ，トランジスタＱ13がオンとなり、トラン
ジスタＱ6 がオフ，トランジスタＱ5 がオンとなる。従
って、差動切換信号によってアナログ入力信号端子ＩＮ
１、ＩＮ２に入力されるアナログ信号に対応して選択的
に出力端子から出力信号ＯＵＴを出力することができ
る。
【００１１】図４は、図３の電子スイッチ回路を改良し
た構成例を示すものであり、主に入力信号ＩＮ１、ＩＮ
２の入力振幅レベルを拡大するためのものである。
た構成例を示すものであり、主に入力信号ＩＮ１、ＩＮ
２の入力振幅レベルを拡大するためのものである。
【００１２】図４に示すように、本構成例ではトランジ
スタＱ5 ，Ｑ6 のエミッタにそれぞれ抵抗Ｒ10，Ｒ11が
接続されており、トランジスタＱ5 ，Ｑ6 はトランジス
タＱ25，Ｑ26（ベース，コレクタが接続されてダイオー
ドを構成する）によって電流ミラー構成となる。よって
本構成例の回路では、入力信号ＩＮ１、ＩＮ２の入力レ
ベルに対し、出力信号ＯＵＴのレベルにオフセット電圧
を発生させないようにするためにトランジスタＱ12及び
トランジスタＱ13のエミッタ結合点に供給する電流はト
ランジスタＱ9 のコレクタ電流の２倍になる様に設定す
る。
スタＱ5 ，Ｑ6 のエミッタにそれぞれ抵抗Ｒ10，Ｒ11が
接続されており、トランジスタＱ5 ，Ｑ6 はトランジス
タＱ25，Ｑ26（ベース，コレクタが接続されてダイオー
ドを構成する）によって電流ミラー構成となる。よって
本構成例の回路では、入力信号ＩＮ１、ＩＮ２の入力レ
ベルに対し、出力信号ＯＵＴのレベルにオフセット電圧
を発生させないようにするためにトランジスタＱ12及び
トランジスタＱ13のエミッタ結合点に供給する電流はト
ランジスタＱ9 のコレクタ電流の２倍になる様に設定す
る。
【００１３】
【発明が解決しようとする課題】しかし、図３及び図４
の様な電子スイッチ回路構成においては、まず第１にト
ランジスタＱ12が飽和動作をしないように、トランジス
タＱ12のベース電位をクリップするための回路であるト
ランジスタＱ24を設け、クリップレベルＶR2の電圧を設
定しなければならない課題がある。
の様な電子スイッチ回路構成においては、まず第１にト
ランジスタＱ12が飽和動作をしないように、トランジス
タＱ12のベース電位をクリップするための回路であるト
ランジスタＱ24を設け、クリップレベルＶR2の電圧を設
定しなければならない課題がある。
【００１４】第２に切換え差動数を３ステート以上に増
加させていった時、切換用回路が複雑になる課題があ
る。
加させていった時、切換用回路が複雑になる課題があ
る。
【００１５】
【課題を解決するための手段】本発明の電子スイッチ回
路は、エミッタどうしが共通接続された一対のトランジ
スタの複数を有し、前記複数の一対のトランジスタの一
方のトランジスタのコレクタには定電圧源が共通接続さ
れ且つ該一方のトランジスタのベースにはそれぞれ入力
信号が入力され、前記複数の一対のトランジスタの他方
のトランジスタのコレクタには第１の定電流源と出力用
トランジスタのベースとが共通接続され且つ該他方のト
ランジスタのベースには第２の定電流源が接続された該
出力用トランジスタのエミッタが接続された差動トラン
ジスタ回路部と、前記一対のトランジスタの共通接続さ
れたエミッタが、コレクタに各々接続された複数のスイ
ッチング用トランジスタを有し、これらの複数のスイッ
チング用トランジスタのエミッタを共通接続して第１の
抵抗を介して基準電位に接続した差動回路部と、前記複
数のスイッチング用トランジスタのそれぞれのベース
に、各スイッチング用トランジスタを選択的にオンさせ
るスイッチング信号を印加する制御回路部と、を備えた
電子スイッチ回路であって、前記制御回路部は、前記複
数のスイッチング用トランジスタの数と同数の絶縁ゲー
ト型トランジスタと、該絶縁ゲート型トランジスタに前
記第１の定電流源の２倍の定電流を供給する第３の定電
流源と、前記絶縁ゲート型トランジスタのそれぞれのソ
ースに接続された、前記第１の抵抗と同じ抵抗値の複数
の第２の抵抗と、これらの第２の抵抗が共通接続されて
コレクタ及びベースに接続されるとともにエミッタが基
準電位に接続され、且つその形状が前記スイッチング用
トランジスタと同一形状であるトランジスタと、前記絶
縁ゲート型トランジスタを選択的にオンさせる手段と、
を備え、前記絶縁ゲート型トランジスタのそれぞれのソ
ースが対応する前記スイッチング用トランジスタのベー
スに接続された電子スイッチ回路である。
路は、エミッタどうしが共通接続された一対のトランジ
スタの複数を有し、前記複数の一対のトランジスタの一
方のトランジスタのコレクタには定電圧源が共通接続さ
れ且つ該一方のトランジスタのベースにはそれぞれ入力
信号が入力され、前記複数の一対のトランジスタの他方
のトランジスタのコレクタには第１の定電流源と出力用
トランジスタのベースとが共通接続され且つ該他方のト
ランジスタのベースには第２の定電流源が接続された該
出力用トランジスタのエミッタが接続された差動トラン
ジスタ回路部と、前記一対のトランジスタの共通接続さ
れたエミッタが、コレクタに各々接続された複数のスイ
ッチング用トランジスタを有し、これらの複数のスイッ
チング用トランジスタのエミッタを共通接続して第１の
抵抗を介して基準電位に接続した差動回路部と、前記複
数のスイッチング用トランジスタのそれぞれのベース
に、各スイッチング用トランジスタを選択的にオンさせ
るスイッチング信号を印加する制御回路部と、を備えた
電子スイッチ回路であって、前記制御回路部は、前記複
数のスイッチング用トランジスタの数と同数の絶縁ゲー
ト型トランジスタと、該絶縁ゲート型トランジスタに前
記第１の定電流源の２倍の定電流を供給する第３の定電
流源と、前記絶縁ゲート型トランジスタのそれぞれのソ
ースに接続された、前記第１の抵抗と同じ抵抗値の複数
の第２の抵抗と、これらの第２の抵抗が共通接続されて
コレクタ及びベースに接続されるとともにエミッタが基
準電位に接続され、且つその形状が前記スイッチング用
トランジスタと同一形状であるトランジスタと、前記絶
縁ゲート型トランジスタを選択的にオンさせる手段と、
を備え、前記絶縁ゲート型トランジスタのそれぞれのソ
ースが対応する前記スイッチング用トランジスタのベー
スに接続された電子スイッチ回路である。
【００１６】
【作用】本発明は、制御回路部の複数の差動トランジス
タを絶縁ゲート型トランジスタで構成し、複数の絶縁ゲ
ート型トランジスタを複数ビットのディジタル信号によ
って切り換えるようにすることで、切り換え用回路の構
成を簡易なものとしたものである。例えば、絶縁ゲート
型トランジスタが２つの場合は逆相のＣＭＯＳインバー
タ、絶縁ゲート型トランジスタが３つ以上の場合は、複
数のロジック信号をデコードするデコーダーを用いて、
選択的に絶縁ゲート型トランジスタをオンさせることが
できる。
タを絶縁ゲート型トランジスタで構成し、複数の絶縁ゲ
ート型トランジスタを複数ビットのディジタル信号によ
って切り換えるようにすることで、切り換え用回路の構
成を簡易なものとしたものである。例えば、絶縁ゲート
型トランジスタが２つの場合は逆相のＣＭＯＳインバー
タ、絶縁ゲート型トランジスタが３つ以上の場合は、複
数のロジック信号をデコードするデコーダーを用いて、
選択的に絶縁ゲート型トランジスタをオンさせることが
できる。
【００１７】また、本発明は、複数のスイッチング用ト
ランジスタのエミッタを共通接続して第１の抵抗を介し
て基準電位（例えばＧＮＤ）に接続し、且つ複数のスイ
ッチング用トランジスタのそれぞれのベースに前記第１
の抵抗と同じ抵抗値の第２の抵抗を接続し、更に該第２
の抵抗を共通接続してコレクタとベースとが接続された
トランジスタ（ベース，コレクタが接続されてダイオー
ドを構成する）を介して基準電位に接続することで、ス
イッチング用トランジスタのベース電位の変動を小さく
設定し、入力信号のスイッチングノイズを低減するもの
である。
ランジスタのエミッタを共通接続して第１の抵抗を介し
て基準電位（例えばＧＮＤ）に接続し、且つ複数のスイ
ッチング用トランジスタのそれぞれのベースに前記第１
の抵抗と同じ抵抗値の第２の抵抗を接続し、更に該第２
の抵抗を共通接続してコレクタとベースとが接続された
トランジスタ（ベース，コレクタが接続されてダイオー
ドを構成する）を介して基準電位に接続することで、ス
イッチング用トランジスタのベース電位の変動を小さく
設定し、入力信号のスイッチングノイズを低減するもの
である。
【００１８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１９】図１は本発明の電子スイッチ回路の第１実
施例を示す回路図である。図１に示すように、本実施例
の電子スイッチ回路は、差動トランジスタ回路部、差動
回路部、制御回路部（それぞれ破線で図示）から構成さ
れる。なお、差動トランジスタ回路部の構成は図３，図
４の構成と同じなので同一符号を付して説明を省略す
る。
施例を示す回路図である。図１に示すように、本実施例
の電子スイッチ回路は、差動トランジスタ回路部、差動
回路部、制御回路部（それぞれ破線で図示）から構成さ
れる。なお、差動トランジスタ回路部の構成は図３，図
４の構成と同じなので同一符号を付して説明を省略す
る。
【００２０】本実施例の回路構成について、図３及び図
４の従来の構成との対比において説明する。 （１）図１に示すように、トランジスタＱ5 ，Ｑ6 のエ
ミッタ結合点に抵抗Ｒ3（第１の抵抗）を対ＧＮＤ（基
準電位）間に接続しており、また、トランジスタＱ5 ，
Ｑ6 のベースは、抵抗Ｒ1 （第２の抵抗）、抵抗Ｒ
2 （第２の抵抗）、トランジスタＱ7 （ベース，コレク
タが接続されてダイオードを構成する）を負荷とするＭ
ＯＳトランジスタＱ12′，Ｑ13′による差動回路により
駆動される。
４の従来の構成との対比において説明する。 （１）図１に示すように、トランジスタＱ5 ，Ｑ6 のエ
ミッタ結合点に抵抗Ｒ3（第１の抵抗）を対ＧＮＤ（基
準電位）間に接続しており、また、トランジスタＱ5 ，
Ｑ6 のベースは、抵抗Ｒ1 （第２の抵抗）、抵抗Ｒ
2 （第２の抵抗）、トランジスタＱ7 （ベース，コレク
タが接続されてダイオードを構成する）を負荷とするＭ
ＯＳトランジスタＱ12′，Ｑ13′による差動回路により
駆動される。
【００２１】かかる構成により、図３，図４の構成より
もスイッチング時のトランジスタＱ5 ，Ｑ6 のベース電
位の変動を比較的小さく設定できる為、アナログ入力信
号のスイッチングノイズを低減できる効果がある。
もスイッチング時のトランジスタＱ5 ，Ｑ6 のベース電
位の変動を比較的小さく設定できる為、アナログ入力信
号のスイッチングノイズを低減できる効果がある。
【００２２】図４の構成との対比において、本実施例を
説明すると、本実施例では、トランジスタＱ5 ，Ｑ6 の
ベースは抵抗Ｒ2 ，Ｒ1 を介してトランジスタＱ7 に接
続されてＧＮＤ（基準電位）側に接続されており、ＭＯ
ＳトランジスタＱ12′又はＱ13′から抵抗Ｒ1 又は抵抗
Ｒ2 を介してトランジスタＱ7 に定電流が常に供給され
ているので、トランジスタＱ5 ，Ｑ6 のいずれのベース
電位もトランジスタＱ7 のＶF よりも低下することはな
い。一方、図４の構成ではトランジスタＱ5 ，Ｑ6 のベ
ースはそれぞれトランジスタＱ26，Ｑ25、抵抗Ｒ2 ，Ｒ
1 を介して個別にＧＮＤ側に接続されており、トランジ
スタＱ5 ，Ｑ6 のうちオフ状態にあるトランジスタのベ
ース電位は略ＧＮＤレベルとなる。即ち、図４の従来の
構成例ではトランジスタＱ5 ，Ｑ6 の切り換え時にベー
ス電位は略ＧＮＤレベルから上昇することになるが、本
実施例ではベース電位はトランジスタＱ7 のＶF レベル
から上昇することになって、ベース電位の変動を比較的
小さく抑えることができる。
説明すると、本実施例では、トランジスタＱ5 ，Ｑ6 の
ベースは抵抗Ｒ2 ，Ｒ1 を介してトランジスタＱ7 に接
続されてＧＮＤ（基準電位）側に接続されており、ＭＯ
ＳトランジスタＱ12′又はＱ13′から抵抗Ｒ1 又は抵抗
Ｒ2 を介してトランジスタＱ7 に定電流が常に供給され
ているので、トランジスタＱ5 ，Ｑ6 のいずれのベース
電位もトランジスタＱ7 のＶF よりも低下することはな
い。一方、図４の構成ではトランジスタＱ5 ，Ｑ6 のベ
ースはそれぞれトランジスタＱ26，Ｑ25、抵抗Ｒ2 ，Ｒ
1 を介して個別にＧＮＤ側に接続されており、トランジ
スタＱ5 ，Ｑ6 のうちオフ状態にあるトランジスタのベ
ース電位は略ＧＮＤレベルとなる。即ち、図４の従来の
構成例ではトランジスタＱ5 ，Ｑ6 の切り換え時にベー
ス電位は略ＧＮＤレベルから上昇することになるが、本
実施例ではベース電位はトランジスタＱ7 のＶF レベル
から上昇することになって、ベース電位の変動を比較的
小さく抑えることができる。
【００２３】また、本実施例では、トランジスタＱ5 ，
Ｑ6 のエミッタ結合点に抵抗Ｒ3 を対ＧＮＤ間に接続し
ているが、抵抗Ｒ1 ，Ｒ2 と抵抗Ｒ3 の電圧降下によ
り、トランジスタＱ7 に流れる電流のトランジスタＱ
5 ，Ｑ6 への電流ミラーの精度の向上が図れる効果があ
る。
Ｑ6 のエミッタ結合点に抵抗Ｒ3 を対ＧＮＤ間に接続し
ているが、抵抗Ｒ1 ，Ｒ2 と抵抗Ｒ3 の電圧降下によ
り、トランジスタＱ7 に流れる電流のトランジスタＱ
5 ，Ｑ6 への電流ミラーの精度の向上が図れる効果があ
る。
【００２４】抵抗Ｒ3 の電圧降下は、トランジスタ
Ｑ5 ，Ｑ6 のスイッチング時のコレクタ電流比を、いく
らに設定するかによるが、通常数百ｍＶ程度に設定すれ
ば十分である。 （２）制御回路部において、差動トランジスタはＭＯＳ
トランジスタ（絶縁ゲート型トランジスタ）Ｑ12′，Ｑ
13′で構成されており、かかるＭＯＳトランジスタ
Ｑ12′，Ｑ13′のゲートには、互いに逆相のロジック信
号が印加され、ＭＯＳトランジスタＱ13′に入力される
信号はＣＭＯＳインバータＩＮＶ２により形成され、Ｍ
ＯＳトランジスタＱ12′に入力される信号はさらにＣＭ
ＯＳインバータＩＮＶ１で反転させて形成される。
Ｑ5 ，Ｑ6 のスイッチング時のコレクタ電流比を、いく
らに設定するかによるが、通常数百ｍＶ程度に設定すれ
ば十分である。 （２）制御回路部において、差動トランジスタはＭＯＳ
トランジスタ（絶縁ゲート型トランジスタ）Ｑ12′，Ｑ
13′で構成されており、かかるＭＯＳトランジスタ
Ｑ12′，Ｑ13′のゲートには、互いに逆相のロジック信
号が印加され、ＭＯＳトランジスタＱ13′に入力される
信号はＣＭＯＳインバータＩＮＶ２により形成され、Ｍ
ＯＳトランジスタＱ12′に入力される信号はさらにＣＭ
ＯＳインバータＩＮＶ１で反転させて形成される。
【００２５】このような構成とすることにより、切換信
号としてＣＭＯＳレベルの信号を直接ＩＮＶ２の入力に
印加することができ、ＣＭＯＳインバータＩＮＶ２の入
力に印加されたＣＭＯＳレベルの入力信号により、ＭＯ
ＳトランジスタＱ12′又はＭＯＳトランジスタＱ13の片
方がＯＮ状態、他方がＯＦＦ状態となる。
号としてＣＭＯＳレベルの信号を直接ＩＮＶ２の入力に
印加することができ、ＣＭＯＳインバータＩＮＶ２の入
力に印加されたＣＭＯＳレベルの入力信号により、ＭＯ
ＳトランジスタＱ12′又はＭＯＳトランジスタＱ13の片
方がＯＮ状態、他方がＯＦＦ状態となる。
【００２６】なお、第３の定電流源を構成するトランジ
スタＱ8 ，Ｑ14のコレクタ電流は、ＯＮ状態のＭＯＳト
ランジスタＱ12′又はＱ13′を流れ、抵抗Ｒ1 からトラ
ンジスタＱ7 へ、又は抵抗Ｒ2 からトランジスタＱ7 へ
流れる。抵抗Ｒ1 ，Ｒ2 の抵抗値はＲ1 ＝Ｒ2 ＝Ｒ3 と
なるように設定される。又、トランジスタＱ7 ，Ｑ5，
Ｑ6 は同一形状のトランジスタが使用される。ＭＯＳト
ランジスタＱ12′，Ｑ13′の差動電流は、定電流源用ト
ランジスタＱ9 のコレクタ電流の２倍に設定されてい
る。
スタＱ8 ，Ｑ14のコレクタ電流は、ＯＮ状態のＭＯＳト
ランジスタＱ12′又はＱ13′を流れ、抵抗Ｒ1 からトラ
ンジスタＱ7 へ、又は抵抗Ｒ2 からトランジスタＱ7 へ
流れる。抵抗Ｒ1 ，Ｒ2 の抵抗値はＲ1 ＝Ｒ2 ＝Ｒ3 と
なるように設定される。又、トランジスタＱ7 ，Ｑ5，
Ｑ6 は同一形状のトランジスタが使用される。ＭＯＳト
ランジスタＱ12′，Ｑ13′の差動電流は、定電流源用ト
ランジスタＱ9 のコレクタ電流の２倍に設定されてい
る。
【００２７】トランジスタＱ7 に流れる電流は、電流ミ
ラー効果によりトランジスタＱ5 又はＱ6 のコレクタ電
流となり、アナログ入力信号端子ＩＮ１又はＩＮ２の２
ステートのアナログ入力信号を切換えることができる。
ラー効果によりトランジスタＱ5 又はＱ6 のコレクタ電
流となり、アナログ入力信号端子ＩＮ１又はＩＮ２の２
ステートのアナログ入力信号を切換えることができる。
【００２８】本実施例の電子スイッチ回路は、入力アナ
ログ信号のリニアな信号振幅領域を広く確保できる。Ｖ
cc側は、Ｖcc−（抵抗Ｒ6 の電圧降下）−（トランジス
タＱ9 の飽和電圧）−（トランジスタＱ10のＶBE）のレ
ベルまでリニアに応答する。またＧＮＤ側は（トランジ
スタＱ2 又はトランジスタＱ4 のＶBE）＋（トランジス
タＱ5 又はトランジスタＱ6 の飽和電圧）＋（抵抗Ｒ3
の電圧降下）のレベルまでリニアに応答する。
ログ信号のリニアな信号振幅領域を広く確保できる。Ｖ
cc側は、Ｖcc−（抵抗Ｒ6 の電圧降下）−（トランジス
タＱ9 の飽和電圧）−（トランジスタＱ10のＶBE）のレ
ベルまでリニアに応答する。またＧＮＤ側は（トランジ
スタＱ2 又はトランジスタＱ4 のＶBE）＋（トランジス
タＱ5 又はトランジスタＱ6 の飽和電圧）＋（抵抗Ｒ3
の電圧降下）のレベルまでリニアに応答する。
【００２９】図２は本発明の電子スイッチ回路の第２実
施例を示す回路図である。
施例を示す回路図である。
【００３０】この回路は図１の応用例として、３ステー
トの切換えを行えるものである。なお、一対のトランジ
スタＱ15，Ｑ16、定電流切換用トランジスタＱ17、抵抗
Ｒ9、ＭＯＳトランジスタＱ14′が追加して設けられて
いる。本実施例は、２ビットの入力ロジック信号に対
し，ＭＯＳトランジスタＱ12′，Ｑ13′，Ｑ14′のどれ
か１つがＯＮするようなゲート信号を形成するデコーダ
回路を、ＣＭＯＳ回路にて構成したものである。
トの切換えを行えるものである。なお、一対のトランジ
スタＱ15，Ｑ16、定電流切換用トランジスタＱ17、抵抗
Ｒ9、ＭＯＳトランジスタＱ14′が追加して設けられて
いる。本実施例は、２ビットの入力ロジック信号に対
し，ＭＯＳトランジスタＱ12′，Ｑ13′，Ｑ14′のどれ
か１つがＯＮするようなゲート信号を形成するデコーダ
回路を、ＣＭＯＳ回路にて構成したものである。
【００３１】この実施例から明らかなように、本発明に
よれば、３ステート以上の多ステートの電子スイッチ回
路を構成することができる。
よれば、３ステート以上の多ステートの電子スイッチ回
路を構成することができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
複数ビットのロジック信号により、３ステート以上の入
力アナログ信号を切換える構成が可能となり、また比較
的少ない素子数で、スイッチングノイズの少ない電子ス
イッチ回路を提供することができる。
複数ビットのロジック信号により、３ステート以上の入
力アナログ信号を切換える構成が可能となり、また比較
的少ない素子数で、スイッチングノイズの少ない電子ス
イッチ回路を提供することができる。
【００３３】本発明の電子スイッチ回路は、高スピード
でスイッチングノイズの低減を要求されるビデオ信号の
切換え等に適したものと言える。
でスイッチングノイズの低減を要求されるビデオ信号の
切換え等に適したものと言える。
【００３４】また、ＣＭＯＳ回路とバイポーラ回路を同
時に作成できるＢｉ−ＣＭＯＳプロセスを使用してモノ
リシックＩＣ化するに適した回路構成である。
時に作成できるＢｉ−ＣＭＯＳプロセスを使用してモノ
リシックＩＣ化するに適した回路構成である。
【図１】本発明の電子スイッチ回路の第１実施例を示す
回路図で、１ｂｉｔのロジック信号により、２ステート
のアナログ信号を切換える電子スイッチ回路である。
回路図で、１ｂｉｔのロジック信号により、２ステート
のアナログ信号を切換える電子スイッチ回路である。
【図２】本発明の電子スイッチ回路の第２実施例を示す
回路図である。
回路図である。
【図３】従来の電子スイッチ回路の一構成例を示す図で
ある。
ある。
【図４】従来の電子スイッチ回路の他の構成例を示す図
である。
である。
Ｑ1 ，Ｑ2 １対のトランジスタ Ｑ3 ，Ｑ4 １対のトランジスタ Ｑ5 ，Ｑ6 ，Ｑ17 定電流切換用トランジスタ（スイッ
チング用トランジスタ） Ｑ7 ベース，コレクタが接続されてダイオードを構成
するトランジスタ Ｑ9 定電流源を構成するトランジスタ Ｑ10 出力トランジスタ Ｃ1 位相補償用コンデンサ ＩＮ１，ＩＮ２ アナログ入力信号端子 Ｉ0 ，Ｉ1 定電流源 Ｑ11，Ｑ9 ，Ｑ14，Ｑ8 電流ミラー回路を構成するト
ランジスタ Ｒ7 ，Ｒ6 ，Ｒ8 ，Ｒ4 電流ミラー回路を構成する抵
抗 Ｒ1 〜Ｒ3 ，Ｒ9 抵抗 Ｑ12′，Ｑ13′，Ｑ14′ 差動ＭＯＳトランジスタ
チング用トランジスタ） Ｑ7 ベース，コレクタが接続されてダイオードを構成
するトランジスタ Ｑ9 定電流源を構成するトランジスタ Ｑ10 出力トランジスタ Ｃ1 位相補償用コンデンサ ＩＮ１，ＩＮ２ アナログ入力信号端子 Ｉ0 ，Ｉ1 定電流源 Ｑ11，Ｑ9 ，Ｑ14，Ｑ8 電流ミラー回路を構成するト
ランジスタ Ｒ7 ，Ｒ6 ，Ｒ8 ，Ｒ4 電流ミラー回路を構成する抵
抗 Ｒ1 〜Ｒ3 ，Ｒ9 抵抗 Ｑ12′，Ｑ13′，Ｑ14′ 差動ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−14520（ＪＰ，Ａ) 特開 平５−37324（ＪＰ，Ａ) 特開 平２−186714（ＪＰ，Ａ) 特開 昭58−69117（ＪＰ，Ａ) 特開 平３−85804（ＪＰ，Ａ) 特開 昭64−68121（ＪＰ，Ａ) 特開 昭59−47841（ＪＰ，Ａ) 特表 平６−509215（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 H03F 3/181
Claims (2)
- 【請求項１】 エミッタどうしが共通接続された一対の
トランジスタの複数を有し、前記複数の一対のトランジ
スタの一方のトランジスタのコレクタには定電圧源が共
通接続され且つ該一方のトランジスタのベースにはそれ
ぞれ入力信号が入力され、前記複数の一対のトランジス
タの他方のトランジスタのコレクタには第１の定電流源
と出力用トランジスタのベースとが共通接続され且つ該
他方のトランジスタのベースには第２の定電流源が接続
された該出力用トランジスタのエミッタが接続された差
動トランジスタ回路部と、 前記一対のトランジスタの共通接続されたエミッタが、
コレクタに各々接続された複数のスイッチング用トラン
ジスタを有し、これらの複数のスイッチング用トランジ
スタのエミッタを共通接続して第１の抵抗を介して基準
電位に接続した差動回路部と、 前記複数のスイッチング用トランジスタのそれぞれのベ
ースに、各スイッチング用トランジスタを選択的にオン
させるスイッチング信号を印加する制御回路部と、 を備えた電子スイッチ回路であって、 前記制御回路部は、前記複数のスイッチング用トランジ
スタの数と同数の絶縁ゲート型トランジスタと、該絶縁
ゲート型トランジスタに前記第１の定電流源の２倍の定
電流を供給する第３の定電流源と、前記絶縁ゲート型ト
ランジスタのそれぞれのソースに接続された、前記第１
の抵抗と同じ抵抗値の複数の第２の抵抗と、これらの第
２の抵抗が共通接続されてコレクタ及びベースに接続さ
れるとともにエミッタが基準電位に接続され、且つその
形状が前記スイッチング用トランジスタと同一形状であ
るトランジスタと、前記絶縁ゲート型トランジスタを選
択的にオンさせる手段と、を備え、前記絶縁ゲート型ト
ランジスタのそれぞれのソースが対応する前記スイッチ
ング用トランジスタのベースに接続された電子スイッチ
回路。 - 【請求項２】 請求項１に記載の電子スイッチ回路を、
ＣＭＯＳ回路とバイポーラ回路を同時に形成するＢｉ−
ＣＭＯＳプロセスにより、モノリシックＩＣ化した電子
スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18221193A JP3294909B2 (ja) | 1993-06-29 | 1993-06-29 | 電子スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18221193A JP3294909B2 (ja) | 1993-06-29 | 1993-06-29 | 電子スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142978A JPH07142978A (ja) | 1995-06-02 |
| JP3294909B2 true JP3294909B2 (ja) | 2002-06-24 |
Family
ID=16114300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18221193A Expired - Fee Related JP3294909B2 (ja) | 1993-06-29 | 1993-06-29 | 電子スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3294909B2 (ja) |
-
1993
- 1993-06-29 JP JP18221193A patent/JP3294909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142978A (ja) | 1995-06-02 |
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