JPS6324653Y2 - - Google Patents
Info
- Publication number
- JPS6324653Y2 JPS6324653Y2 JP8651084U JP8651084U JPS6324653Y2 JP S6324653 Y2 JPS6324653 Y2 JP S6324653Y2 JP 8651084 U JP8651084 U JP 8651084U JP 8651084 U JP8651084 U JP 8651084U JP S6324653 Y2 JPS6324653 Y2 JP S6324653Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
（技術分野）
本考案は増幅器の入力バイアス調整回路に関
し、特に差動入力増幅回路を有する帰還型増幅器
の入力オフセツト電圧の調整をなす入力バイアス
調整回路に関するものである。[Detailed Description of the Invention] (Technical Field) The present invention relates to an input bias adjustment circuit for an amplifier, and more particularly to an input bias adjustment circuit for adjusting the input offset voltage of a feedback amplifier having a differential input amplifier circuit.
（背景技術）
差動入力増幅回路構成の帰還型直結アンプにお
いては、入力差動増幅回路を構成する入力信号印
加用トランジスタのベース入力直流インピーダン
スと帰還信号印加用トランジスタのベース入力直
流インピーダンスとが異なるために、入力段での
オフセツト電圧の発生は避けられず、よつてアン
プ出力部における出力オフセツトが生じる。(Background Art) In a feedback type direct-coupled amplifier having a differential input amplifier circuit configuration, the base input DC impedance of the input signal application transistor and the base input DC impedance of the feedback signal application transistor that constitute the input differential amplifier circuit are different. Therefore, the generation of an offset voltage at the input stage is unavoidable, resulting in an output offset at the amplifier output.
かかるオフセツト電圧の発生を阻止する回路は
種々提案されているが、例えば第３図に示す如き
回路が掲げられる。 Various circuits have been proposed to prevent the generation of such an offset voltage, and one such circuit is shown in FIG. 3, for example.
即ち１対のNPN差動トランジスタＱ１及びＱ
２の一方の入力トランジスタＱ１のベースは入力
信号印加端子となり、このベースと接地間には入
力抵抗Ｒ１が設けられている。両トランジスタの
各コレクタは負荷抵抗Ｒ２及びＲ３をそれぞれ介
して正電源＋Ｖに接続されると共に、後段増幅回
路Ａの１対の差動入力となつている。この増幅回
路Ａの出力は回路出力端子となると共に、抵抗Ｒ
４及びＲ５よりなる帰還回路を介して差動トラン
ジスタＱ１及びＱ２の他方のトランジスタＱ２の
ベース帰還入力となつている。尚、I0は定電流源
を示す。 That is, a pair of NPN differential transistors Q1 and Q
The base of one of the input transistors Q1 serves as an input signal application terminal, and an input resistor R1 is provided between this base and ground. The respective collectors of both transistors are connected to the positive power supply +V via load resistors R2 and R3, respectively, and serve as a pair of differential inputs of the subsequent stage amplifier circuit A. The output of this amplifier circuit A becomes the circuit output terminal, and the resistor R
It serves as a base feedback input for the other transistor Q2 of the differential transistors Q1 and Q2 via a feedback circuit consisting of 4 and R5. Note that I0 indicates a constant current source.
そして、入力オフセツト電圧をなくすために
は、入力バイアス調整回路が設けられており、こ
れはPNPトランジスタＱ３と調整用抵抗Ｒ６よ
りなる。すなわち、トランジスタＱ３のベースは
入力端に接続され、エミツタは抵抗Ｒ６を介して
正電源＋Ｖに接続され、またコレクタは負電源−
Ｖへ接続される構成である。 In order to eliminate the input offset voltage, an input bias adjustment circuit is provided, which consists of a PNP transistor Q3 and an adjustment resistor R6. That is, the base of the transistor Q3 is connected to the input terminal, the emitter is connected to the positive power supply +V via the resistor R6, and the collector is connected to the negative power supply -V.
This configuration is connected to V.
かかる構成において入力トランジスタＱ１のベ
ース電流IBは逆極性のPNPトランジスタＱ３のベ
ースから供給されることになり、ここでは抵抗Ｒ
６を調整して両ベース電流を等しくすれば、入力
抵抗Ｒ１には直流電流は流れず、よつて入力オフ
セツト電圧をほぼなくすことが可能となる。 In such a configuration, the base current I B of the input transistor Q1 is supplied from the base of the PNP transistor Q3 of opposite polarity, and here, the base current I B of the input transistor Q1 is supplied from the base of the PNP transistor Q3 with the opposite polarity.
6 to equalize both base currents, no direct current flows through the input resistor R1, and thus it becomes possible to substantially eliminate the input offset voltage.
しかしながら、PNPトランジスタＱ３のベー
ス電流の調整が必要となり、また帰還回路の抵抗
Ｒ４が無視しえない場合には、トランジスタＱ２
のベース入力によるオフセツト電圧も無視出来な
いことになる。 However, if the base current of PNP transistor Q3 needs to be adjusted and the resistance R4 of the feedback circuit cannot be ignored, transistor Q2
This means that the offset voltage due to the base input cannot be ignored.
（目的）
本考案の目的は、入力段のオフセツト電圧を自
動的になくし特性良好な増幅器を得ることのでき
る増幅器の入力バイアス調整回路を提供すること
である。(Objective) The object of the present invention is to provide an input bias adjustment circuit for an amplifier that can automatically eliminate the offset voltage at the input stage and obtain an amplifier with good characteristics.
（概要）
本考案の入力バイアス調整回路は、入力段が差
動増幅回路構成の帰還型増幅器における入力バイ
アス調整回路を対象とするものであつて、入力差
動増幅回路の定電流源を構成する電流ミラー回路
と、この定電流値を定めるミラー電流に応じた電
流を該ミラー回路から導出してこの導出電流を所
望値に変換して出力する電流変換手段とを含み、
この電流変換手段の出力電流を少なくとも入力差
動増幅回路の入力信号印加用トランジスタのベー
スへ供給することを特徴としている。この電流変
換手段は電流ミラー回路のベース共通トランジス
タのベースバイアス電流を導出してこの電源を1/
４の電流値に変換することを特徴としている。(Summary) The input bias adjustment circuit of the present invention is intended for an input bias adjustment circuit in a feedback amplifier in which the input stage has a differential amplifier circuit configuration, and the input bias adjustment circuit constitutes a constant current source of the input differential amplifier circuit. comprising a current mirror circuit, and a current converting means for deriving a current from the mirror circuit according to the mirror current that determines the constant current value, converting the derived current into a desired value and outputting it,
The present invention is characterized in that the output current of the current converting means is supplied to at least the base of the input signal applying transistor of the input differential amplifier circuit. This current conversion means derives the base bias current of the common base transistor of the current mirror circuit and converts this power supply to 1/2.
It is characterized by converting into a current value of 4.
また帰還回路の帰還抵抗が大なる場合には、電
流変換手段に更にベースバイアス電流の略1/4の
電流を発生出力する回路構成を付加し、この電流
を差動トランジスタのうち帰還信号印加用トラン
ジスタのベースへ供給することを特徴としてい
る。 In addition, if the feedback resistance of the feedback circuit is large, a circuit configuration that generates and outputs a current approximately 1/4 of the base bias current is added to the current conversion means, and this current is used to apply the feedback signal among the differential transistors. It is characterized by being supplied to the base of the transistor.
（実施例）
まず、本考案の基礎となる構成について、第２
図に示す回路図と共に説明する。同図において、
第３図と同等部分は同一符号により示している。
図において入力差動増幅回路の定電流源がNPN
トランジスタＱ４〜Ｑ６及び抵抗Ｒ７よりなる電
流ミラー回路１により構成されており、ベース共
通接続された１対のミラートランジスタＱ４及び
Ｑ５のうちのＱ４のコレクタ出力が定電流出力I0
（第１図参照）となり、両トランジスタのベース
バイアス電流はトランジスタＱ６を介して電流ミ
ラー回路２より供給されている。(Example) First, regarding the basic configuration of the present invention, the second
This will be explained with reference to the circuit diagram shown in the figure. In the same figure,
Parts equivalent to those in FIG. 3 are indicated by the same reference numerals.
In the figure, the constant current source of the input differential amplifier circuit is NPN
It is composed of a current mirror circuit 1 consisting of transistors Q4 to Q6 and a resistor R7, and the collector output of Q4 of a pair of mirror transistors Q4 and Q5 whose bases are commonly connected is a constant current output I0.
(See FIG. 1), and the base bias currents of both transistors are supplied from the current mirror circuit 2 via the transistor Q6.
当該ミラー回路２は、ベース、コレクタ及びエ
ミツタが夫々共通に接続された４個のPNPトラ
ンジスタ群Ｑ７〜Ｑ１０と、このトランジスタ群
の共通ベースに接続された１個のPNPトランジ
スタＱ１２とを有しており、これらトランジスタ
Ｑ７〜Ｑ１０及びＱ１２の共通ベースバイアスが
PNPトランジスタＱ１１により供給されるもの
であつて、いわゆる４：１の分流出力比を有する
電流ミラー構成である。そして後者の１個のトラ
ンジスタＱ１２のコレクタ出力が差動増幅回路の
入力トランジスタＱ１のベース電流供給源となつ
ている。 The mirror circuit 2 includes four PNP transistor groups Q7 to Q10 whose bases, collectors, and emitters are each connected in common, and one PNP transistor Q12 which is connected to the common base of the transistor group. Therefore, the common base bias of these transistors Q7 to Q10 and Q12 is
It is supplied by a PNP transistor Q11 and is a current mirror configuration with a so-called 4:1 shunt output ratio. The collector output of the latter transistor Q12 serves as a base current supply source for the input transistor Q1 of the differential amplifier circuit.
かかる構成においてNPNトランジスタの電流
増幅率をhfeとし、PNPトランジスタのそれを
hfe′として、共に１より極めて大であるとすれ
ば、以下の如くなる。すなわち、定電流源１の吸
込電流出力I0は、差動トランジスタＱ１及びＱ２
のベース電流を共にIBとすれば、次式となる。 In this configuration, the current amplification factor of the NPN transistor is hfe, and that of the PNP transistor is
If hfe′ is both extremely larger than 1, then the result is as follows. That is, the sink current output I0 of the constant current source 1 is caused by the differential transistors Q1 and Q2.
Letting both the base currents of I B be the following equation.
I0≒2hfe・IB ……(1)
ここで定電流回路１のトランジスタＱ４及びＱ
５は電流ミラー構成であるから、そのコレクタに
は共に(1)式で示す電流が流れ、よつて両ベース電
流IB４，５は共に次式となる。 I0≒2hfe・I B ……(1) Here, transistors Q4 and Q of constant current circuit 1
Since 5 has a current mirror configuration, the current shown by equation (1) flows through both collectors, and therefore both base currents I B 4 and 5 are both expressed by the following equation.
IB４，５≒2IB ……(2)
この両ベース電流はトランジスタＱ６を介して
流れるから、トランジスタＱ６のコレクタ電流は
（2IB）×２となることは明白である。この電流4IB
が電流ミラー回路２の出力であるから、各PNP
トランジスタＱ７〜Ｑ１０には電流4IBが等しく
分配されてIBとなり、PNPトランジスタＱ１２の
コレクタにも同様に電流IBが流れることになる。 I B 4,5≈2I B (2) Since both base currents flow through the transistor Q6, it is clear that the collector current of the transistor Q6 is (2I B )×2. This current 4I B
is the output of current mirror circuit 2, so each PNP
The current 4I B is equally distributed to the transistors Q7 to Q10 and becomes I B , and the current I B similarly flows through the collector of the PNP transistor Q12.
換言すれば、電流ミラー回路２のミラー出力と
入力トランジスタＱ１のベース電流とが等しくな
つて入力抵抗Ｒ１には直流電流は流れず、よつて
オフセツト電圧は発生しないことが判る。これは
帰還回路の抵抗Ｒ４が小なる場合に言えることで
あるが、抵抗Ｒ４が大なる場合には帰還側のトラ
ンジスタＱ２のベース電位が無視しえないものと
なるために、図の点線に示すように、電流ミラー
回路２に更にPNPトランジスタＱ１３を設け他
のトランジスタとベース共通とすれば、このトラ
ンジスタにも電流IBが流れるから、このコレクタ
出力を帰還側のトランジスタＱ２のベースへ供給
すれば、入力オフセツトは完全に防止することが
できる。 In other words, it can be seen that the mirror output of the current mirror circuit 2 and the base current of the input transistor Q1 become equal, and no direct current flows through the input resistor R1, so that no offset voltage is generated. This is true when the resistance R4 of the feedback circuit is small, but when the resistance R4 is large, the base potential of the transistor Q2 on the feedback side becomes non-negligible, as shown by the dotted line in the figure. As shown, if a PNP transistor Q13 is further added to the current mirror circuit 2 and the base is shared with other transistors, the current I B flows through this transistor as well, so if this collector output is supplied to the base of the transistor Q2 on the feedback side, then , input offset can be completely prevented.
このように入力差動回路の定電流源を電流ミラ
ー回路１により構成し、このミラー回路のベース
共通トランジスタのベースバイアス電流が4IBと
なることを利用し、この電流を４：１の電流ミラ
ー回路２により供給しかつその1/4の電流IBを導
出してこれを入力ベースバイアス電流とし、オフ
セツト電圧を自動的に打消さんとするものであ
る。 In this way, the constant current source of the input differential circuit is configured by the current mirror circuit 1, and by utilizing the fact that the base bias current of the common base transistor of this mirror circuit is 4I B , this current is converted into a 4:1 current mirror. The current I B supplied by the circuit 2 and one-fourth thereof is derived and used as the input base bias current to automatically cancel the offset voltage.
第１図は本考案の実施例を示す回路図であり、
第２図と同等部分は同一符号により示す。図にお
いては第２図の電流ミラー回路１及び２の間に
PNPトランジスタＱ１４を介在させ、更に電流
ミラー回路２のトランジスタＱ１２のコレクタ出
力と入力差動トランジスタＱ１との間にPNPト
ランジスタＱ１５を介在させたものである。 FIG. 1 is a circuit diagram showing an embodiment of the present invention,
Parts equivalent to those in FIG. 2 are designated by the same reference numerals. In the figure, between the current mirror circuits 1 and 2 in Figure 2,
A PNP transistor Q14 is interposed therebetween, and a PNP transistor Q15 is further interposed between the collector output of the transistor Q12 of the current mirror circuit 2 and the input differential transistor Q1.
すなわち、トランジスタＱ６のコレクタは
PNPトランジスタＱ１４のベースに接続され、
そのエミツタはトランジスタ群Ｑ７〜Ｑ１０の共
通コレクタに接続されており、そのコレクタは負
電源に接続される。またトランジスタＱ１５のエ
ミツタはPNPトランジスタのコレクタに接続さ
れ、そのベースは入力差動トランジスタＱ１のベ
ースに接続され、またコレクタは負電源へ接続さ
れる。 That is, the collector of transistor Q6 is
Connected to the base of PNP transistor Q14,
Its emitter is connected to a common collector of transistor groups Q7 to Q10, and its collector is connected to a negative power supply. Further, the emitter of transistor Q15 is connected to the collector of the PNP transistor, its base is connected to the base of input differential transistor Q1, and the collector is connected to the negative power supply.
かかる構成において、電流ミラー回路１のトラ
ンジスタＱ６のコレクタ電流は第２図の場合と同
様4IBであるから、PNPトランジスタＱ１４のエ
ミツタ電流IEは次式となる。 In this configuration, since the collector current of the transistor Q6 of the current mirror circuit 1 is 4I B as in the case of FIG. 2, the emitter current I E of the PNP transistor Q14 is given by the following equation.
IE＝4hfe′・IB ……(3)
よつて、４：１の電流ミラー回路２のトランジ
スタ群の各々にはhfe′・IBの電流が流れ、１個の
トランジスタＱ１２には同様にhfe′・IBの電流が
流れる。この電流がPNPトランジスタＱ１５に
流入するから、そのベース電流はIBとなり、従つ
てこの電流が差動入力トランジスタＱ１のベース
に供給され、もつて入力オフセツト電圧は発生し
ない。 I E =4hfe'・I B ...(3) Therefore, a current of hfe'・I B flows through each of the transistor groups of the 4:1 current mirror circuit 2, and similarly, a current of hfe'・I B flows through one transistor Q12. A current of hfe′·I B flows. Since this current flows into PNP transistor Q15, its base current becomes IB , and therefore this current is supplied to the base of differential input transistor Q1, so that no input offset voltage occurs.
この場合も、帰還回路の抵抗Ｒ４が大であれ
ば、点線にて示す如くPNPトランジスタＱ１３
及びＱ１６を追加して、トランジスタＱ１６のベ
ース電流IBを帰還側トランジスタＱ２のベース入
力とすればよい。 In this case as well, if the resistance R4 of the feedback circuit is large, the PNP transistor Q13 is
and Q16 may be added, and the base current I B of the transistor Q16 may be used as the base input of the feedback side transistor Q2.
（効果）
以上の如く、本考案によれば何等の調整を要す
ることなく、オフセツト電圧の打消が可能とな
り、高性能の増幅回路が可能となる。(Effects) As described above, according to the present invention, offset voltage can be canceled without any adjustment, and a high-performance amplifier circuit can be realized.
尚、上記各回路は集積回路化が極めて容易であ
るために、NPNトランジスタ及びPNPトランジ
スタの各特性は等しくすることができ、よつて容
易に本考案の目的を達することが可能となる。 It should be noted that since each of the above circuits is extremely easy to integrate, the characteristics of the NPN transistor and the PNP transistor can be made equal, so that the object of the present invention can be easily achieved.
第１図は本考案の実施例回路図、第２図は第１
図回路の基礎となる構成を示す回路図、第３図は
従来の入力バイアス調整回路の例を説明する図で
ある。
主要部分の符号の説明、１……第１の電流ミラ
ー回路、２……第２の電流ミラー回路、Ｑ１〜Ｑ
６……NPNトランジスタ、Ｑ７〜Ｑ２０……
PNPトランジスタ。
Figure 1 is a circuit diagram of an embodiment of the present invention, Figure 2 is a circuit diagram of an embodiment of the present invention.
FIG. 3 is a circuit diagram showing the basic configuration of the circuit, and FIG. 3 is a diagram illustrating an example of a conventional input bias adjustment circuit. Explanation of symbols of main parts, 1...First current mirror circuit, 2...Second current mirror circuit, Q1 to Q
6...NPN transistor, Q7~Q20...
PNP transistor.
Claims (1)
おける入力バイアス調整回路であつて、前記増
幅回路の定電流源を構成する第１の電流ミラー
回路と、前記定電流値を定めるミラー電源に応
じた電流を前記第１の電流ミラー回路から導出
してこの導出電流を所望値に変換する電流変換
手段とを含み、前記電流変換手段はベース及び
コレクタが夫々共通接続された４個のトランジ
スタ群と前記トランジスタ群の共通ベースに接
続されたベースを有する第１のトランジスタと
を有する第２の電流ミラー回路と、前記トラン
ジスタ群のコレクタ出力をエミツタ入力としか
つベースから前記第１の電流ミラー回路のベー
ス共通接続トランジスタのベースバイアス電流
を導出する第２のトランジスタと、前記第２の
電流ミラー回路の第１のトランジスタのコレク
タ出力をエミツタ入力とする第３のトランジス
タとを含み、前記第３のトランジスタのベース
電流を前記差動増幅回路入力信号印加用トラン
ジスタのベースへ供給することを特徴とする増
幅器の入力バイアス調整回路。 (2) 前記電流変換手段は更に、前記第２の電流ミ
ラー回路のトランジスタ群の共通ベースに接続
されたベースを有する第４のトランジスタと、
前記第４のトランジスタのコレクタ出力をエミ
ツタ入力とする第５のトランジスタを有し、前
記第５のトランジスタのベース電流を前記差動
増幅回路の帰還入力印加用トランジスタのベー
スへ供給することを特徴とする実用新案登録請
求の範囲第１項記載の回路。[Claims for Utility Model Registration] (1) An input bias adjustment circuit in a feedback amplifier whose input stage has a differential amplifier circuit configuration, a first current mirror circuit constituting a constant current source of the amplifier circuit; current converting means for deriving a current corresponding to the mirror power supply that determines the constant current value from the first current mirror circuit and converting the derived current into a desired value, the current converting means having a base and a collector, respectively. a second current mirror circuit having four commonly connected transistor groups and a first transistor having a base connected to the common base of the transistor group; a second current mirror circuit having a collector output of the transistor group as an emitter input; a second transistor that derives a base bias current of a common base connection transistor of the first current mirror circuit from the base of the transistor; and a third transistor whose emitter input is the collector output of the first transistor of the second current mirror circuit. An input bias adjustment circuit for an amplifier, comprising: supplying the base current of the third transistor to the base of the differential amplifier circuit input signal applying transistor. (2) The current conversion means further includes a fourth transistor having a base connected to a common base of the transistor group of the second current mirror circuit;
It has a fifth transistor whose emitter input is the collector output of the fourth transistor, and the base current of the fifth transistor is supplied to the base of the feedback input applying transistor of the differential amplifier circuit. The circuit according to claim 1 of the utility model registration claim.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8651084U JPS611912U (en) | 1984-06-11 | 1984-06-11 | Amplifier input bias adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8651084U JPS611912U (en) | 1984-06-11 | 1984-06-11 | Amplifier input bias adjustment circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611912U JPS611912U (en) | 1986-01-08 |
| JPS6324653Y2 true JPS6324653Y2 (en) | 1988-07-06 |
Family
ID=30637890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8651084U Granted JPS611912U (en) | 1984-06-11 | 1984-06-11 | Amplifier input bias adjustment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611912U (en) |
-
1984
- 1984-06-11 JP JP8651084U patent/JPS611912U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611912U (en) | 1986-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62287705A (en) | Btl amplifier circuit | |
| US4151482A (en) | Folded-cascode amplifier stages | |
| US4369410A (en) | Monolithically integrable transistor amplifier having gain control means | |
| JP3162732B2 (en) | Amplifier circuit | |
| JPS6057248B2 (en) | Amplifier input bias adjustment circuit | |
| JPS6324653Y2 (en) | ||
| JPS6322742Y2 (en) | ||
| JPS6322743Y2 (en) | ||
| US4524330A (en) | Bipolar circuit for amplifying differential signal | |
| US4293824A (en) | Linear differential amplifier with unbalanced output | |
| JP3263410B2 (en) | Circuit device for control current compensation of transistor | |
| JP2003158427A (en) | Amplifying circuit | |
| JPH06276037A (en) | Audio power amplifier | |
| JP2623954B2 (en) | Variable gain amplifier | |
| JP3051600B2 (en) | Current generation circuit | |
| JP2598121Y2 (en) | Power amplifier circuit | |
| JP3470835B2 (en) | Operational amplifier | |
| JPS6221059Y2 (en) | ||
| JP3294355B2 (en) | Current source circuit | |
| JP3135590B2 (en) | Transistor circuit | |
| JP2532900Y2 (en) | Limiter circuit | |
| JP3116359B2 (en) | Base current compensation circuit | |
| JPS6223133Y2 (en) | ||
| JPS6252489B2 (en) | ||
| JPH0432564B2 (en) |