JP3135590B2 - Transistor circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、バイポーラモノリシッ
ク集積回路に応用されるダーリントン回路に関するもの
で、交流信号の伝達回路部に使用するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Darlington circuit applied to a bipolar monolithic integrated circuit, and is used for a circuit for transmitting an AC signal.
【０００２】[0002]
【従来の技術】図６は従来のダーリントン回路の回路図
である。FIG. 6 is a circuit diagram of a conventional Darlington circuit.
【０００３】図６に示すように、第１のトランジスタの
エミッタ電極は第２のトランジスタのベース電極に接続
され、第１のトランジスタのコレクタ電極は第２のトラ
ンジスタのコレクタ電極に接続されている。これによ
り、実質的にエミッタ接地電流増幅率を大幅に上げるこ
とができ、トランジスタ１個の時に比べベース電流の影
響を大幅に軽減することができる。As shown in FIG. 6, an emitter electrode of a first transistor is connected to a base electrode of a second transistor, and a collector electrode of the first transistor is connected to a collector electrode of a second transistor. As a result, the grounded emitter current gain can be substantially increased substantially, and the influence of the base current can be greatly reduced as compared with the case where only one transistor is used.
【０００４】図６においてＱ１，Ｑ２のトランジスタの
エミッタ接地電流増幅率を等しくβＮとすると、端子１
をベース，端子２をコレクタ，端子３をエミッタとする
複合トランジスタの等価的なエミッタ接地電流増幅率β
はβ＝βＮ2 ＋２βＮとなる。Assuming that the grounded emitter current amplification factors of the transistors Q1 and Q2 in FIG.
, A base, a collector at terminal 2, and an emitter at terminal 3, equivalent grounding current amplification factor β of a composite transistor.
Is β = βN 2 + 2βN.
【０００５】例えば、βＮ＝１００とするとβは１０２
００となり、等価的なコレクタ電流Ｉｃ′に対するベー
ス電流ＩＢ′はＩＢ′＝Ｉｃ／β＝Ｉｃ／１０２００と
なり実質的に無視できる。このため、このダーリントン
接続された接合トランジスタは、種々の回路に広く応用
されている。図７は、図６の複号トランジスタ回路をベ
ース接地の電流・電圧変換回路に応用した例を示す回路
図である。For example, if βN = 100, β is 102
00, the base current IB 'with respect to the equivalent collector current Ic' is IB '= Ic / β = Ic / 10200, and can be substantially ignored. Therefore, this Darlington-connected junction transistor is widely applied to various circuits. FIG. 7 is a circuit diagram showing an example in which the decoding transistor circuit of FIG. 6 is applied to a grounded base current / voltage conversion circuit.
【０００６】図７に示すように、トランジスタＱ２のエ
ミッタ電極（端子３）から入力された電流信号Ｉｉｎ
は、端子２に接続された負荷抵抗素子ＲＬにおいて電圧
信号に変換され出力される。As shown in FIG. 7, a current signal Iin input from an emitter electrode (terminal 3) of a transistor Q2 is provided.
Is converted into a voltage signal at the load resistance element RL connected to the terminal 2 and output.
【０００７】図７において、最大出力電圧をＶｏ（ＭＡ
Ｘ）、電源電圧をＶｃｃ、複合トランジスタのベースバ
イアス電圧源の電圧をＶＢとし、トランジスタＱ１及び
Ｑ２のベースエミッタ間電圧をそれぞれＶＢＥ１，ＶＢ
Ｅ２、トランジスタＱ１及びＱ２のコレクタエミッタ間
飽和電圧をそれぞれＶＣＥ（ｓａｔ）１，ＶＣＥ（ｓａ
ｔ）２とする。この場合、最大出力電圧Ｖｏ（ＭＡＸ）
は、Ｖｏ（ＭＡＸ）＝Ｖｃｃ−（ＶＢ−ＶＢＥ１＋ＶＣ
Ｅ（ｓａｔ）１）（Ｖｐ−ｐ）となる。一方、図８に示
す回路は、図７に示す回路における最大出力電圧Ｖｏ
（ＭＡＸ）を改善したものである。図８は、トランジス
タＱ１のコレクタ電極に直接電源電圧Ｖｃｃが供給され
る点が図７に示す回路と相違する回路である。In FIG. 7, the maximum output voltage is Vo (MA
X), the power supply voltage is Vcc, the voltage of the base bias voltage source of the composite transistor is VB, and the base-emitter voltages of the transistors Q1 and Q2 are VBE1 and VB, respectively.
E2 and the collector-emitter saturation voltages of the transistors Q1 and Q2 are VCE (sat) 1 and VCE (sa
t) 2 In this case, the maximum output voltage Vo (MAX)
Is Vo (MAX) = Vcc- (VB-VBE1 + VC
E (sat) 1) (Vp-p). On the other hand, the circuit shown in FIG. 8 has the maximum output voltage Vo in the circuit shown in FIG.
(MAX). FIG. 8 is a circuit different from the circuit shown in FIG. 7 in that the power supply voltage Vcc is supplied directly to the collector electrode of the transistor Q1.
【０００８】この回路の最大出力Ｖｏ（ＭＡＸ）′は、
Ｖｏ（ＭＡＸ）′＝Ｖｃｃ−（ＶＢ−ＶＢＥ１−ＶＢＥ
２＋ＶＣＥ（ｓａｔ）２）（Ｖｐ−ｐ）となる。例え
ば、Ｖｃｃ＝５Ｖ，ＶＢ＝２Ｖ，ＶＢＥ１＝ＶＢＥ２＝
０．７Ｖ，ＶＣＥ（ｓａｔ）１＝ＶＣＥ（ｓａｔ）２＝
０．１Ｖとすると、図７に示す回路における最大出力電
圧Ｖｏ（ＭＡＸ）＝３．６Ｖｐ−ｐ、図８に示す回路に
おける最大出力電圧Ｖｏ（ＭＡＸ）′＝４．３Ｖｐ−ｐ
となる。よって、上記Ｖｏ（ＭＡＸ）と上記Ｖｏ（ＭＡ
Ｘ）′を比較すると、上記Ｖｏ（ＭＡＸ）′が０．７Ｖ
増加しており、図８に示す回路における最大出力が改善
されていることがわかる。The maximum output Vo (MAX) 'of this circuit is:
Vo (MAX) '= Vcc- (VB-VBE1-VBE
2 + VCE (sat) 2) (Vp-p). For example, Vcc = 5V, VB = 2V, VBE1 = VBE2 =
0.7V, VCE (sat) 1 = VCE (sat) 2 =
Assuming that the voltage is 0.1 V, the maximum output voltage Vo (MAX) in the circuit shown in FIG. 7 is 3.6 Vp-p, and the maximum output voltage Vo (MAX) 'in the circuit shown in FIG. 8 is 4.3 Vp-p.
Becomes Therefore, the above Vo (MAX) and the above Vo (MA)
X) ', the above Vo (MAX)' is 0.7V
It can be seen that the maximum output in the circuit shown in FIG. 8 has been improved.
【０００９】ただし、図８に示す回路によれば、トラン
ジスタＱ２のベース電流分がトランジスタＱ１により出
力負荷抵抗素子ＲＬに流されずＶｃｃにバイパスされ
る。この為に、入力電流Ｉｉｎに対し出力電流Ｉｏｕｔ
は、ほぼトランジスタＱ２のベース電流分だけ誤差が生
じることになり、出力電圧歪等の原因となる。However, according to the circuit shown in FIG. 8, the base current of transistor Q2 is bypassed to Vcc by transistor Q1 without flowing to output load resistance element RL. For this reason, the output current Iout is compared with the input current Iin.
Causes an error substantially by the amount of the base current of the transistor Q2, which causes output voltage distortion and the like.
【００１０】一方、図７に示す回路においてはトランジ
スタＱ２のベース電流をトランジスタＱ１を介して、そ
のほとんどの電流を出力抵抗素子ＲＬに流すので、Ｉｏ
ｕｔはＩｉｎとほぼ等しくなり、出力電圧歪等はほとん
ど生じない。On the other hand, in the circuit shown in FIG. 7, most of the base current of the transistor Q2 flows to the output resistance element RL via the transistor Q1, so that Io
ut becomes substantially equal to Iin, and almost no output voltage distortion or the like occurs.
【００１１】[0011]
【発明が解決しようとする課題】前述のように、従来の
ダーリントン回路では、出力電圧信号の歪が発生、又は
最大出力電圧が制限される（最大出力電圧が低下する）
という問題の少なくとも一方が発生していた。本発明
は、上記実情に鑑みてなされたもので、上記電圧歪の発
生と最大出力電圧が制限されるという問題の解決を目的
とするものである。As described above, in the conventional Darlington circuit, the output voltage signal is distorted or the maximum output voltage is limited (the maximum output voltage is reduced).
At least one of the problems had occurred. The present invention has been made in view of the above circumstances, and has as its object to solve the problems of the occurrence of the voltage distortion and the limitation of the maximum output voltage.
【００１２】[0012]
【課題を解決するための手段】本発明のトランジスタ回
路は、入力端子と出力端子を備える第１の電流折り返し
回路と、前記第１の電流折り返し回路の入力端子にコレ
クタ電極が接続される第１のトランジスタと、前記第１
のトランジスタのエミッタ電極にベース電極が接続され
た前記第１のトランジスタと同極性の第２のトランジス
タと、前記第１の電流折り返し回路の出力端子に接続さ
れた入力端子と第２のトランジスタのコレクタに接続さ
れた出力端子を備えた第２の電流折り返し回路とを具備
することを特徴とする。According to the present invention, there is provided a transistor circuit comprising: a first current return circuit having an input terminal and an output terminal; and a first current return circuit having a collector electrode connected to the input terminal of the first current return circuit. And the first transistor
A second transistor having a base electrode connected to the emitter electrode of the first transistor, a second transistor having the same polarity as the first transistor, an input terminal connected to an output terminal of the first current folding circuit, and a collector of the second transistor And a second current return circuit having an output terminal connected to the second current return circuit.
【００１３】[0013]
【作用】上記構成において、第１の電流折り返し回路の
入力端、第１トランジスタのコレクタ電極及びエミッタ
電極、第２のトランジスタのベース電極を流れる電流は
実質的に等しい。また、第１の電流折り返し回路と第２
の折り返し回路の入出力電流比を適当に設定することに
より、第２の電流折り返し回路の出力端子に流れる電流
と第２のトランジスタのベース電極に流れる電流がほぼ
実質的に等しくなる。よって第２のトランジスタのコレ
クタ電極とエミッタ電極に実質的に等しい電流が流れ
る。In the above configuration, the currents flowing through the input terminal of the first current folding circuit, the collector electrode and the emitter electrode of the first transistor, and the current flowing through the base electrode of the second transistor are substantially equal. Further, the first current folding circuit and the second current
By appropriately setting the input / output current ratio of the folding circuit, the current flowing to the output terminal of the second current folding circuit and the current flowing to the base electrode of the second transistor become substantially equal. Therefore, substantially the same current flows through the collector electrode and the emitter electrode of the second transistor.
【００１４】この結果、第２トランジスタのベース電流
の影響が軽減され、電圧歪の問題が回避され、第トラン
ジスタのコレクタ電極に接続される負荷回路の出力特性
が改善される。As a result, the influence of the base current of the second transistor is reduced, the problem of voltage distortion is avoided, and the output characteristics of the load circuit connected to the collector electrode of the second transistor are improved.
【００１５】[0015]
【実施例】以下、図面を参照にして本発明の第１実施例
を説明する。図１は、本発明の実施例に係るトランジス
タ回路の回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a transistor circuit according to an embodiment of the present invention.
【００１６】図１に示すトランジスタ回路は、ダーリン
トン回路を構成するトランジスタＱ１，Ｑ２と、電流折
り返し回路（以下、カレントミラー回路という）ＣＭ
１，ＣＭ２から構成される。The transistor circuit shown in FIG. 1 includes a transistor Q1 and a transistor Q2 constituting a Darlington circuit and a current turning-back circuit (hereinafter, referred to as a current mirror circuit) CM.
1 and CM2.
【００１７】トランジスタＱ１のコレクタ電極はカレン
トミラー回路ＣＭ１の入力端子ＩＮ１に接続され、エミ
ッタ電極はトランジスタＱ２のベース電極に接続され、
ベース電極にはバイアス電圧ＶＢが供給されている。The collector electrode of the transistor Q1 is connected to the input terminal IN1 of the current mirror circuit CM1, the emitter electrode is connected to the base electrode of the transistor Q2,
A bias voltage VB is supplied to the base electrode.
【００１８】上記カレントミラー回路ＣＭ１はトランジ
スタＱ３及びＱ４から構成されている。上記カレントミ
ラー回路ＣＭ１は、入力端子ＩＮ１と出力端子ＯＵＴＩ
を備えている。The current mirror circuit CM1 comprises transistors Q3 and Q4. The current mirror circuit CM1 has an input terminal IN1 and an output terminal OUTI.
It has.
【００１９】上記トランジスタＱ３のコレクタ電極は入
力端子ＩＮ１に接続されており、エミッタ電極には電源
電圧Ｖｃｃが供給されている。また、トランジスタＱ３
のベース電極はトランジスタＱ４のベース電極及び入力
端子ＩＮ１に接続されている。トランジスタＱ４のコレ
クタ電極は出力端子ＯＵＴ１に接続され、エミッタ電極
には電源電圧Ｖｃｃが供給されている。The collector electrode of the transistor Q3 is connected to the input terminal IN1, and the power supply voltage Vcc is supplied to the emitter electrode. Also, the transistor Q3
Is connected to the base electrode of the transistor Q4 and the input terminal IN1. The collector electrode of the transistor Q4 is connected to the output terminal OUT1, and the power supply voltage Vcc is supplied to the emitter electrode.
【００２０】トランジスタＱ２のコレクタ電極はカレン
トミラー回路ＣＭ２の出力端ＯＵＴ２及び端子２に接続
されている。トランジスタＱ２のエミッタ電極は端子３
に接続されている。The collector electrode of the transistor Q2 is connected to the output terminal OUT2 and the terminal 2 of the current mirror circuit CM2. The emitter electrode of transistor Q2 is terminal 3
It is connected to the.
【００２１】上記カレントミラー回路ＣＭ２は、トラン
ジスタＱ５及びＱ６から構成されている。トランジスタ
Ｑ５のコレクタ電極は入力端子ＩＮ２に接続されてい
る。トランジスタＱ５のエミッタ電極は接地されてい
る。トランジスタＱ５のベース電極は、トランジスタＱ
６のベース電極及び入力端子ＩＮ２に接続されている。
トランジスタＱ６のエミッタ電極は、接地されている。
図１に示す回路は、図６に示した従来例と同様に、端子
１をベース、端子２をコレクタ、端子３をエミッタとす
る複合トランジスタである。The current mirror circuit CM2 comprises transistors Q5 and Q6. The collector electrode of the transistor Q5 is connected to the input terminal IN2. The emitter electrode of the transistor Q5 is grounded. The base electrode of the transistor Q5 is
6 and the input terminal IN2.
The emitter electrode of the transistor Q6 is grounded.
The circuit shown in FIG. 1 is a composite transistor having a terminal 1 as a base, a terminal 2 as a collector, and a terminal 3 as an emitter, similarly to the conventional example shown in FIG.
【００２２】図１に示すカレントミラー回路ＣＭ１，Ｃ
Ｍ２の電流伝達比を１とすると、従来技術と同様に複合
トランジスタのエミッタ接地電流増幅率：βは、β＝β
Ｎ2 ＋２βＮ（但しＱ１，Ｑ２のエミッタ接地電流増幅
率は等しくβＮとする）と示される。図２は、図１に示
すトランジスタ回路の応用例を示したものである。The current mirror circuits CM1 and C shown in FIG.
Assuming that the current transmission ratio of M2 is 1, a composite
Transistor common emitter current amplification factor: β is β = β
NTwo + 2βN (However, Q1, Q2 emitter ground current amplification
The rate is assumed to be βN). FIG.
1 shows an application example of a transistor circuit.
【００２３】端子１は、バイアス電圧源に接続されてい
る。端子２は、出力端子ＯＵＴと出力負荷抵抗素子ＲＬ
の一端が接続されている。また、出力負荷抵抗素子ＲＬ
の他端には、電源電圧Ｖｃｃが供給されている。端子３
には、電流信号が供給されている。また、電流信号源の
他端は接地されている。次に、図２に示すトランジスタ
回路の動作について説明する。図２において信号電流Ｉ
ｉｎは、第２トランジスタＱ２のベース電流Ｉｂとコレ
クタ電流Ｉｃの和（Ｉｉｎ＝Ｉｂ＋Ｉｃ）である。The terminal 1 is connected to a bias voltage source. Terminal 2 is connected to the output terminal OUT and the output load resistance element RL.
Are connected at one end. Also, the output load resistance element RL
Is supplied with a power supply voltage Vcc. Terminal 3
Is supplied with a current signal. The other end of the current signal source is grounded. Next, operation of the transistor circuit illustrated in FIG. 2 is described. In FIG. 2, the signal current I
in is the sum of the base current Ib and the collector current Ic of the second transistor Q2 (Iin = Ib + Ic).
【００２４】第１のトランジスタＱ１のベース電流は小
さいので、無視すると、カレントミラー回路ＣＭ１の入
力端ＩＮ１から第１トランジスタＱ１のコレクタ電極に
電流が流れる。また、トランジスタＱ１のエミッタ電極
から第２トランジスタのベース電極に流れる電流はほぼ
Ｉｂとなる。Since the base current of the first transistor Q1 is small and is neglected, a current flows from the input terminal IN1 of the current mirror circuit CM1 to the collector electrode of the first transistor Q1. The current flowing from the emitter electrode of the transistor Q1 to the base electrode of the second transistor is substantially Ib.
【００２５】この結果、カレントミラー回路ＣＭ１の出
力端ＯＵＴ１から、カレントミラー回路ＣＭ２の入力端
ＩＮ２にも電流Ｉｂが流れる。これにより、端子２から
カレントミラー回路ＣＭ２の出力端にも、等価的な電流
Ｉｂが流れる。端子２に流れる電流をＩｏｕｔとする
と、Ｉｃ＝Ｉｏｕｔ−Ｉｂとなる。As a result, the current Ib flows from the output terminal OUT1 of the current mirror circuit CM1 to the input terminal IN2 of the current mirror circuit CM2. As a result, an equivalent current Ib flows from the terminal 2 to the output terminal of the current mirror circuit CM2. Assuming that the current flowing through the terminal 2 is Iout, Ic = Iout−Ib.
【００２６】前述の式にＩｉｎ＝Ｉｃ＋Ｉｂを代入する
と、Ｉｉｎ＝Ｉｏｕｔ−Ｉｂ＋Ｉｂ＝Ｉｏｕｔとなる。
この式から明らかなように端子２に流れる電流Ｉｏｕｔ
と電流Ｉｉｎは実質的に等しくなる。即ち、電流信号Ｉ
ｉｎが電圧信号に変換され、出力端子ＯＵＴに電流信号
Ｉｏｕｔが出力される。When Iin = Ic + Ib is substituted into the above equation, Iin = Iout-Ib + Ib = Iout.
As is apparent from this equation, the current Iout flowing to the terminal 2
And the current Iin are substantially equal. That is, the current signal I
is converted into a voltage signal, and a current signal Iout is output to the output terminal OUT.
【００２７】上述のように図２ではカレントミラー回路
ＣＭ１，ＣＭ２を設けることにより、トランジスタＱ２
のエミッタ電極に入力される電流信号Ｉｉｎと等価的な
電流信号Ｉｏｕｔが、出力負荷抵抗素子ＲＬに出力され
る。この結果、入力電流と出力電流の誤差はほとんど生
じることなく、従って出力電圧の電圧歪は図８に示す従
来例に対して大幅に改善される。As described above, by providing the current mirror circuits CM1 and CM2 in FIG.
Is output to the output load resistance element RL. As a result, an error between the input current and the output current hardly occurs, so that the voltage distortion of the output voltage is greatly improved as compared with the conventional example shown in FIG.
【００２８】また、Ｑ１，Ｑ２のベースエミッタ間電圧
をそれぞれＶＢＥ１，ＶＢＥ２、コレクタエミッタ間飽
和電圧をそれぞれＶＣＥ（ｓａｔ）１，ＶＣＥ（ｓａ
ｔ）２とすると、最大出力電圧Ｖｏ（ＭＡＸ）″＝Ｖｃ
ｃ−（ＶＢ−ＶＢＥ１−ＶＢＥ２＋ＶＣＥ（ｓａｔ）
２）（Ｖｐ−ｐ）となる。例えば、Ｖｃｃ＝５Ｖ，ＶＢ
＝２Ｖ，ＶＢＥ１＝ＶＢＥ２＝０．７Ｖ，ＶＣＥ（ｓａ
ｔ）１＝ＶＣＥ（ｓａｔ）２＝０．１Ｖとすると、Ｖｏ
（ＭＡＸ）″＝４．３Ｖｐ−ｐとなり、図７に示す従来
の応用例よりも最大出力電圧が０．７Ｖ改善される。
尚、本発明は上記実施例に限定されず、種々の変更が可
能である。The base-emitter voltages of Q1 and Q2 are VBE1 and VBE2, respectively, and the collector-emitter saturation voltages are VCE (sat) 1 and VCE (sa), respectively.
t) 2, the maximum output voltage Vo (MAX) ″ = Vc
c- (VB-VBE1-VBE2 + VCE (sat)
2) (Vp-p). For example, Vcc = 5V, VB
= 2V, VBE1 = VBE2 = 0.7V, VCE (sa
t) If 1 = VCE (sat) 2 = 0.1V, Vo
(MAX) "= 4.3 Vp-p, and the maximum output voltage is improved by 0.7 V as compared with the conventional application example shown in FIG.
It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible.
【００２９】例えば、上記実施例では、１種類のカレン
トミラー回路を用いたが、図３，図４に示すような他の
タイプのカレントミラー回路を用いてもよい。尚、違う
タイプのカレントミラー回路を組み合わせて、使用して
もよい。For example, in the above embodiment, one type of current mirror circuit is used, but another type of current mirror circuit as shown in FIGS. 3 and 4 may be used. Note that different types of current mirror circuits may be used in combination.
【００３０】また、本実施例では、ダーリントン回路と
してＮＰＮ型トランジスタを２個組み合わせたが、図５
に示すようにＰＮＰ型トランジスタを２個組み合わせて
も良い。In this embodiment, two NPN transistors are combined as a Darlington circuit.
As shown in (2), two PNP transistors may be combined.
【００３１】また、上記実施例では、カレントミラー回
路ＣＭ１，ＣＭ２の電流伝達比を１（１：１）とした
が、“１”以外の電流伝達比を用いてもよい。例えば、
カレントミラー回路ＣＭ１，ＣＭ２の電流伝達比を
（１：Ｎ），（Ｎ：１）としても良い。In the above embodiment, the current transfer ratio of the current mirror circuits CM1 and CM2 is 1 (1: 1), but a current transfer ratio other than "1" may be used. For example,
The current transfer ratio of the current mirror circuits CM1 and CM2 may be (1: N) and (N: 1).
【００３２】[0032]
【発明の効果】本願発明の構成により、ベース電流の影
響を実質的になくし第２トランジスタ（出力トランジス
タ）のコレクタ電極に接続される負荷回路の出力特性を
改善することができる。また、従来のダーリントン回路
よりも使用範囲を広げることができる。According to the configuration of the present invention, the effect of the base current can be substantially eliminated, and the output characteristics of the load circuit connected to the collector electrode of the second transistor (output transistor) can be improved. Further, the range of use can be expanded as compared with the conventional Darlington circuit.
【図１】本発明の実施例に係るダーリントン回路の回路
図である。FIG. 1 is a circuit diagram of a Darlington circuit according to an embodiment of the present invention.
【図２】本発明の実施例に係るダーリントン回路の応用
例を示す回路図である。FIG. 2 is a circuit diagram showing an application example of the Darlington circuit according to the embodiment of the present invention.
【図３】電流折り返し回路の他の例を示す回路図であ
る。FIG. 3 is a circuit diagram showing another example of the current folding circuit.
【図４】更に、電流折り返し回路の他の例を示す回路図
である。FIG. 4 is a circuit diagram showing another example of the current folding circuit.
【図５】ＰＮＰ型のトランジスタを組み合わせたダーリ
ントン回路を示す回路図である。FIG. 5 is a circuit diagram showing a Darlington circuit combining PNP transistors.
【図６】従来のダーリントン回路を示す回路図である。FIG. 6 is a circuit diagram showing a conventional Darlington circuit.
【図７】従来のダーリントン回路の応用例を示す回路図
である。FIG. 7 is a circuit diagram showing an application example of a conventional Darlington circuit.
【図８】図７に示す回路の最大出力電圧を改善した回路
を示す回路図である。8 is a circuit diagram showing a circuit in which the maximum output voltage of the circuit shown in FIG. 7 is improved.
１，２，３…端子、ＣＭ１，ＣＭ２…カレントミラー回
路、Ｑ１乃至Ｑ６…トランジスタ、ＩＮ１，ＩＮ２…入
力端子、ＯＵＴ，ＯＵＴ１，ＯＵＴ２…出力端子、Ｉｉ
ｎ…入力信号、ＶＢ…バイアス電圧源、Ｖｃｃ…電源電
圧、ＲＬ…出力負荷抵抗素子。1, 2, 3 ... terminals, CM1, CM2 ... current mirror circuits, Q1 to Q6 ... transistors, IN1, IN2 ... input terminals, OUT, OUT1, OUT2 ... output terminals, Ii
n: input signal, VB: bias voltage source, Vcc: power supply voltage, RL: output load resistance element.
Claims (7)
折り返し回路と、前記第１の電流折り返し回路の入力端
子にコレクタ電極が接続される第１のトランジスタと、
前記第１のトランジスタのエミッタ電極にベース電極が
接続された前記第１のトランジスタと同極性の第２のト
ランジスタと、前記第１の電流折り返し回路の出力端子
に接続された入力端子と第２のトランジスタのコレクタ
に接続された出力端子を備えた第２の電流折り返し回路
とを具備することを特徴とするトランジスタ回路。A first current return circuit having an input terminal and an output terminal; a first transistor having a collector electrode connected to an input terminal of the first current return circuit;
A second transistor having a base electrode connected to an emitter electrode of the first transistor and having the same polarity as the first transistor; an input terminal connected to an output terminal of the first current folding circuit; A second current folding circuit having an output terminal connected to the collector of the transistor.
端に所定電位が印加された抵抗の他端に接続されたコレ
クタ電極と、入力信号が供給されるエミッタ電極を具備
することを特徴とする請求項１記載のトランジスタ回
路。2. The semiconductor device according to claim 1, wherein the second transistor includes a collector electrode connected to the other end of the resistor having a predetermined potential applied to one end, and an emitter electrode supplied with an input signal. The transistor circuit according to claim 1.
少なくとも一方は、所定電位が供給されるエミッタ電極
と前記電流折り返し回路の入力端に接続されるコレクタ
電極と前記コレクタ電極に接続されたベース電極を有す
る第３トランジスタと、所定電位が供給されるエミッタ
電極と前記電流折り返し回路の出力端に接続されるコレ
クタ電極と前記第３トランジスタのベース電極及びその
コレクタ電極に接続されたベース電極とを有する第４ト
ランジスタとを具備する請求項１記載のトランジスタ回
路。3. At least one of the first and second current folding circuits is connected to an emitter electrode to which a predetermined potential is supplied, a collector electrode connected to an input terminal of the current folding circuit, and the collector electrode. a third transistor having a base electrode, and connected to the base electrode to the base electrode and its collector electrode of the third transistor and a collector electrode connected to the output terminal of the emitter electrode and the current folding circuit which is a predetermined potential is supplied The transistor circuit according to claim 1, further comprising a fourth transistor having:
少なくとも一方は、所定電位が供給されるエミッタ電極
と前記電流折り返し回路の入力端に接続されたコレクタ
電極を有する第３トランジスタと、所定電位が供給され
るエミッタ電極と前記電流折り返し回路の出力端に接続
されたコレクタ電極と第３トランジスタのベース電極に
接続されたベース電極を有する手段を有する第４トラン
ジスタと、前記第３及び前記第４トランジスタのベース
電極に接続されたエミッタ電極と前記第３トランジスタ
のコレクタ電極及び前記電流折り返し回路の入力端に接
続されたベース電極を有する第５トランジスタを具備す
ることを特徴とする請求項１記載のトランジスタ回路。4. At least one of the first and second current return circuits includes a third transistor having an emitter electrode supplied with a predetermined potential and a collector electrode connected to an input terminal of the current return circuit. A fourth transistor having means having an emitter electrode to which a potential is supplied, a collector electrode connected to an output terminal of the current folding circuit, and a base electrode connected to a base electrode of the third transistor; 2. The semiconductor device according to claim 1, further comprising a fifth transistor having an emitter electrode connected to a base electrode of the four transistors, a collector electrode of the third transistor, and a base electrode connected to an input terminal of the current folding circuit. Transistor circuit.
少なくとも一方は、所定電位が供給されるエミッタ電極
と前記電流折り返し回路の入力端に接続されたコレクタ
電極を有する第３トランジスタと、所定電位が供給され
るエミッタ電極と第３トランジスタのベース電極が接続
されたベース電極を有する第４トランジスタと、前記第
３トランジスタのコレクタ電極及び前記電流折り返し回
路の入力端に接続されたベース電極と前記第４トランジ
スタのコレクタ電極及び第３及び第４トランジスタのベ
ース電極に接続されたエミッタ電極と前記電流折り返し
回路の出力端子が接続されたコレクタ電極を有する第５
トランジスタを具備することを特徴とする請求項１記載
のトランジスタ回路。5. A method according to claim 1, wherein at least one of said first and second current return circuits includes a third transistor having an emitter electrode to which a predetermined potential is supplied and a collector electrode connected to an input terminal of said current return circuit. A fourth transistor having a base electrode connected to an emitter electrode to which a potential is supplied and a base electrode of a third transistor; a base electrode connected to a collector electrode of the third transistor and an input terminal of the current folding circuit; A fifth transistor having a collector electrode connected to the collector electrode of the fourth transistor, the base electrode of the third and fourth transistors, and the output terminal of the current folding circuit.
The transistor circuit according to claim 1, further comprising a transistor.
ス電極に所定電位を供給する手段を具備することを特徴
とする請求項１記載のトランジスタ回路。6. The transistor circuit according to claim 1, further comprising means for supplying a predetermined potential to a base electrode of said first transistor.
エミッタ電極にベース電極が接続された第２トランジス
タを備える増幅回路と、電流折り返し回路から構成さ
れ、前記第１トランジスタのコレクタ電極と前記第２ト
ランジスタのコレクタ電極に接続され、前記第２トラン
ジスタのコレクタ電極と前記第２トランジスタのエミッ
タ電極に流れる電流を実質的に等しくするように、前記
第１トランジスタのコレクタ電極に流れる電流値と実質
的に同一の電流を前記第２トランジスタのコレクタ電極
に供給する回路を具備することを特徴とするトランジス
タ回路。7. An amplifier circuit comprising a first transistor, a second transistor having a base electrode connected to an emitter electrode of the first transistor, and a current folding circuit, wherein a collector electrode of the first transistor and the second transistor are provided. And the current flowing through the collector electrode of the first transistor is substantially the same as the current flowing through the collector electrode of the first transistor so that the current flowing through the collector electrode of the second transistor is substantially equal to the current flowing through the emitter electrode of the second transistor. Is supplied to the collector electrode of the second transistor.
Transistor circuit according to claim and Turkey to include a circuit you supplied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03034364A JP3135590B2 (en) | 1991-02-28 | 1991-02-28 | Transistor circuit |
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|---|---|---|---|
| JP03034364A JP3135590B2 (en) | 1991-02-28 | 1991-02-28 | Transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273606A JPH04273606A (en) | 1992-09-29 |
| JP3135590B2 true JP3135590B2 (en) | 2001-02-19 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP03034364A Expired - Fee Related JP3135590B2 (en) | 1991-02-28 | 1991-02-28 | Transistor circuit |
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| JP (1) | JP3135590B2 (en) |
-
1991
- 1991-02-28 JP JP03034364A patent/JP3135590B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH04273606A (en) | 1992-09-29 |
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