JPH0432564B2 - - Google Patents
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- JPH0432564B2 JPH0432564B2 JP58203982A JP20398283A JPH0432564B2 JP H0432564 B2 JPH0432564 B2 JP H0432564B2 JP 58203982 A JP58203982 A JP 58203982A JP 20398283 A JP20398283 A JP 20398283A JP H0432564 B2 JPH0432564 B2 JP H0432564B2
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Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特にエミツ
タホロワトランジスタ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to transistor circuits, and more particularly to emitter follower transistor circuits.
第１図により従来例について説明する。第１図
の従来例において、トランジスタ３のベースに
は、電源電圧供給端子５との間に抵抗１が接続さ
れると共に、基準電位点７との間に抵抗２が接続
されている。トランジスタ３のエミツタには基準
電位点との間に抵抗４が接続されると共に、トラ
ンジスタ３のコレクタは電源電圧供給端子５に接
続される。すなわち、第１図に示す回路は、抵抗
１及び抵抗２により構成される入力回路１９，及
びトランジスタ３及び抵抗４で構成され、トラン
ジスタ３のエミツタより端子６を介して出力を取
り出すエミツタホロワ回路８とから成るトランジ
スタ回路を示している。 A conventional example will be explained with reference to FIG. In the conventional example shown in FIG. 1, a resistor 1 is connected between the base of the transistor 3 and a power supply voltage supply terminal 5, and a resistor 2 is connected between the base of the transistor 3 and a reference potential point 7. A resistor 4 is connected between the emitter of the transistor 3 and a reference potential point, and the collector of the transistor 3 is connected to a power supply voltage supply terminal 5. That is, the circuit shown in FIG. 1 is composed of an input circuit 19 composed of a resistor 1 and a resistor 2, a transistor 3 and a resistor 4, and an emitter follower circuit 8 which takes out an output from the emitter of the transistor 3 via a terminal 6. It shows a transistor circuit consisting of.
ここで、抵抗１，抵抗２のそれぞれの抵抗値を
R1，R2とし、トランジスタ３のベース・エミツ
タ間順方向電圧降下をVBEとすると、端子６より
取り出される出力電圧Vpは、(1)式で与えられる。 Here, the resistance values of resistor 1 and resistor 2 are
Letting R 1 and R 2 be R 1 and R 2 and V BE be the forward voltage drop between the base and emitter of the transistor 3, the output voltage V p taken out from the terminal 6 is given by equation (1).
Vp＝R2／R1＋R2×VCC−R1×R2／R1＋R2
×IB−VBE ―(1)
但し、VCC：電源電圧
IB：トランジスタ３のベース電流
このように、第１図に示す従来例においては、
(1)式の右辺第２項に示す様に、エミツタホロワと
して動作するトランジスタ３のベース電流と入力
回路１９の抵抗との電圧降下が生ずる。このた
め、消費電流を小さくするために、入力回路１９
中の抵抗１及び抵抗２の値を大きくした場合、ト
ランジスタ３のベース電流IBに依存する電圧降下
分，すなわち、(1)式右辺第２項の出力電圧に対す
る電動が無視出来なくなる。この結果、第１図の
従来例では、エミツタホロワ回路８より安定した
出力電圧を得るためには、該エミツタホロワ回路
８の入力点に接続される入力回路１９に例えば抵
抗１，及び抵抗２の値を小さくする等の制約を余
儀なくされた。 V p =R 2 /R 1 +R 2 ×V CC −R 1 ×R 2 /R 1 +R 2 ×I B −V BE ―(1) However, V CC : Power supply voltage I B : Base current of transistor 3 As such, in the conventional example shown in Fig. 1,
As shown in the second term on the right side of equation (1), a voltage drop occurs between the base current of the transistor 3 operating as an emitter follower and the resistance of the input circuit 19. Therefore, in order to reduce current consumption, the input circuit 19
When the values of resistor 1 and resistor 2 are increased, the voltage drop depending on the base current I B of transistor 3, that is, the electric current with respect to the output voltage in the second term on the right side of equation (1) cannot be ignored. As a result, in the conventional example shown in FIG. 1, in order to obtain a more stable output voltage from the emitter follower circuit 8, for example, the values of resistors 1 and 2 must be changed in the input circuit 19 connected to the input point of the emitter follower circuit 8. We were forced to impose restrictions such as making it smaller.
本発明の目的は、エミツタホロワ回路として動
作し、且つ該エミツタホロワ回路に動作点を与え
る入力回路に何ら影響を及ぼさないトランジスタ
回路を提供する事にある。 An object of the present invention is to provide a transistor circuit that operates as an emitter follower circuit and does not have any influence on an input circuit that provides an operating point to the emitter follower circuit.
本発明は、エミツタホロワ型式の第１のトラン
ジスタと、第１のトランジスタのエミツタ側にカ
スケード接続され第１のトランジスタと同じ導電
形式を有する第２のトランジスタと、第２のトラ
ンジスタのベースに接続されたエミツタ及び所定
のバイアスが供給されるベースを含みエミツタ電
流を第２のトランジスタのベース電流として供給
する第３のトランジスタと、第３のトランジスタ
のコレクタ電流とほぼ等しい電流を第１のトラン
ジスタのベースに供給する手段とを有する事を特
徴とする。 The present invention comprises a first transistor of the emitter follower type, a second transistor connected in cascade to the emitter side of the first transistor and having the same conductivity type as the first transistor, and a second transistor connected to the base of the second transistor. a third transistor that includes an emitter and a base to which a predetermined bias is supplied and supplies the emitter current as the base current of the second transistor; and a current that is approximately equal to the collector current of the third transistor to the base of the first transistor. It is characterized by having a means for supplying.
以下、図面により本発明の実施例を詳述する
と、第２図は本発明の一実施例であり、入力回路
１９を構成する抵抗１及び抵抗２の共通接続点に
は、トランジスタ３のベース及びカレントミラー
回路を構成するマルチコレクタ形式のトランジス
タ１１の一方のコレクタが接続される。トランジ
スタ１１の他方のコレクタは自己のベースと共通
接続され、さらにトランジスタ１０のコレクタに
接続される。トランジスタ１０のエミツタはトラ
ンジスタ９のベースに接続され、且つベースに
は、端子１２を介して所定バイアスが供給され
る。トランジスタ９のコレクタは、トランジスタ
３のエミツタ及び出力端子６に接続され、エミツ
タは抵抗１３を介して基準電位点に接続される。
つまり、トランジスタ３，９はカスケード接続さ
れている。トランジスタ３のコレクタ，及びトラ
ンジスタ１１のエミツタは電源電圧供給端子５に
接続されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 2 shows an embodiment of the present invention, in which the base of the transistor 3 and One collector of a multi-collector type transistor 11 constituting a current mirror circuit is connected. The other collector of the transistor 11 is commonly connected to its own base, and further connected to the collector of the transistor 10. The emitter of transistor 10 is connected to the base of transistor 9, and a predetermined bias is supplied to the base via terminal 12. The collector of the transistor 9 is connected to the emitter of the transistor 3 and the output terminal 6, and the emitter is connected to a reference potential point via a resistor 13.
That is, transistors 3 and 9 are connected in cascade. The collector of transistor 3 and the emitter of transistor 11 are connected to power supply voltage supply terminal 5.
第２図において、トランジスタ３，９，１１，
及び抵抗１３は、端子６を出力端子とし、トラン
ジスタ３のベース点を入力とするエミツタホロワ
回路１４を構成し、その特徴とするところは、入
力回路１９からトランジスタ３をみた入力インピ
ーダンスが無限大となる事である。すなわち、ト
ランジスタ３とトランジスタ９とが同一hFE（電流
増幅率）を有するとすれば（集積回路ではトラン
ジスタ３，９のhFEを同じにすることは得意とす
るところである）、トランジスタ３，９に流れる
電流は等しいからトランジスタ３のベース電流は
トランジスタ９のベース電流に等しくなる。トラ
ンジスタ９のベース電流は、ベースに端子１２を
介して所定バイアスが与えられたトランジスタ１
０のエミツタより供給される。この時、トランジ
スタ１０のコレクタに接続されカレントミラー回
路を構成するトランジスタ１１の入力側、すなわ
ち、ベース・コレクタ共通接続点側にも同様の電
流が流れる。従つて、トランジスタ１１によるカ
レントミラー回路の入力電流対出力電流比を１：
１に設定すれば、該カレントミラー回路の出力側
にも等しい電流、すなわち、トランジスタ９及び
トランジスタ３のベース電流に等しい電流が流れ
る。このカレントミラー回路の出力は、トランジ
スタ３のベースに接続されているため、該トラン
ジスタ３に必要なベース電流は、全て、トランジ
スタ１１によるカレントミラー回路より供給され
る。従つて、エミツタホロワとして動作するトラ
ンジスタ３のベースに接続され、該トランジスタ
３に動作点を与える入力回路１９からトランジス
タ３へ供給される流入電流は零となる。すなわ
ち、入力回路１９より、エミツタホロワ回路１４
をみた入力インピーダンスは無限大となる。 In FIG. 2, transistors 3, 9, 11,
and the resistor 13 constitute an emitter follower circuit 14 in which the terminal 6 is the output terminal and the base point of the transistor 3 is the input.The characteristic of this circuit is that the input impedance seen from the input circuit 19 to the transistor 3 is infinite. That's a thing. In other words, if transistor 3 and transistor 9 have the same h FE (current amplification factor) (integrated circuits are good at making transistors 3 and 9 have the same h FE ), then transistors 3 and 9 have the same h FE (current amplification factor). The base current of transistor 3 is equal to the base current of transistor 9 because the currents flowing in both are equal. The base current of the transistor 9 is the same as that of the transistor 1 whose base is given a predetermined bias through the terminal 12.
0 emitter. At this time, a similar current also flows to the input side of the transistor 11, which is connected to the collector of the transistor 10 and forms a current mirror circuit, that is, to the base-collector common connection point side. Therefore, the input current to output current ratio of the current mirror circuit formed by the transistor 11 is set to 1:
When set to 1, a current equal to the base current of transistor 9 and transistor 3 also flows to the output side of the current mirror circuit. Since the output of this current mirror circuit is connected to the base of the transistor 3, all the base current necessary for the transistor 3 is supplied from the current mirror circuit formed by the transistor 11. Therefore, the inflow current supplied to the transistor 3 from the input circuit 19, which is connected to the base of the transistor 3 operating as an emitter follower and provides an operating point to the transistor 3, becomes zero. That is, from the input circuit 19, the emitter follower circuit 14
The input impedance seen is infinite.
ここで、端子６から取り出される出力電圧を
Vp′とすると、Vp′は(2)式で与えられる。 Here, the output voltage taken out from terminal 6 is
Assuming that V p ′, V p ′ is given by equation (2).
Vp′＝R2／R1＋R2×VCC−VBE −(2)
但し、R1，R2：抵抗１，２の抵抗値
VCC：電源電圧
VBE：トランジタ３のベース・エミツタ順方
向電圧
(2)式より明らかな様に、本発明によれば、従来
例において発生したエミツタホロワ動作のトラン
ジスタのベース電流に起因する出力電圧変動，及
び電圧降下を無くす事が出来る。従つて、第２図
の本発明の一実施例の場合，入力回路１９を構成
する抵抗１，抵抗２の抵抗値を、消費電流を低減
するために大きな値に設定しても何ら出力電圧に
支障を与えない。 V p ′=R 2 /R 1 +R 2 ×V CC −V BE −(2) However, R 1 , R 2 : Resistance values of resistors 1 and 2 V CC : Power supply voltage V BE : Base/emitter of transistor 3 As is clear from the forward voltage equation (2), according to the present invention, it is possible to eliminate the output voltage fluctuation and voltage drop caused by the base current of the emitter follower transistor that occurred in the conventional example. Therefore, in the case of the embodiment of the present invention shown in FIG. 2, even if the resistance values of resistors 1 and 2 constituting the input circuit 19 are set to large values in order to reduce current consumption, the output voltage does not change at all. Do not cause any hindrance.
さらに、トランジスタ９はトランジスタ３のエ
ミツタ側に設けられているので、トランジスタ３
のコレクタは電源電圧VCCでバイアスされ、その
結果、入力ダイナミツクレンジは狭くならず確保
されている。また、トランジスタ９はベースに所
定のバイアスを受けるトランジスタ１０でバイア
スされており、その結果、トランジスタ９は定電
流源として動作する。したがつて、出力端子６の
接続されるべき負荷に対する電流駆動能力を高く
することができる。このように、トランジスタ９
はトランジスタ３のベース電流を保護するだけで
なく、入力ダイナミツクレンジに影響を与えずか
つ出力端子６の電流駆動能力を高めるという相乗
的な効果をもたらす。 Furthermore, since transistor 9 is provided on the emitter side of transistor 3, transistor 3
The collector of is biased with the supply voltage V CC , so that the input dynamic range is maintained without being narrowed. Further, the transistor 9 is biased by a transistor 10 whose base receives a predetermined bias, and as a result, the transistor 9 operates as a constant current source. Therefore, the current driving ability of the output terminal 6 to the load to be connected can be increased. In this way, transistor 9
not only protects the base current of the transistor 3, but also has the synergistic effect of increasing the current drive capability of the output terminal 6 without affecting the input dynamic range.
第２図では、入力回路として基準電圧発生回路
１９を示したが、該入力回路の構成要件は、特に
限定されるものではない。例えば、第３図の本発
明の他の実施例に示す如く、入力回路として、ト
ランジスタ１７，抵抗１５及び１６によるエミツ
タ接地増幅器を接続し、高利得を得るためにエミ
ツタ接地増幅器の負荷、すなわち抵抗１５の値を
大きな値に設定した場合でも、エミツタホロワ回
路１４の出力より安定した動作点電圧が得られ
る。尚、第３図の端子６の直流動作点電位Vp″は
(3)式で与えられる。 Although the reference voltage generation circuit 19 is shown as an input circuit in FIG. 2, the configuration requirements of the input circuit are not particularly limited. For example, as shown in another embodiment of the present invention in FIG. 3, a common emitter amplifier consisting of a transistor 17 and resistors 15 and 16 is connected as an input circuit, and the load of the common emitter amplifier, that is, a resistor, is connected as an input circuit to obtain a high gain. Even if the value of 15 is set to a large value, a more stable operating point voltage than the output of the emitter follower circuit 14 can be obtained. Incidentally, the DC operating point potential V p ″ of terminal 6 in Fig. 3 is
It is given by equation (3).
Vp″＝｛VCC−（VI−VBE17）×R15／R16｝−VBE3−(3
)
但し、VI：トランジスタ１７のベース電圧
VBE17：トランジスタ１７のベース・エミツタ
間順方向電圧
VBE3：トランジスタ３のベース・エミツタ間順
方向電圧
R15，R16：抵抗１５，１６の抵抗値
更に、本発明は、トランジスタの整合がとりや
すい半導体集積回路に好適である事は明白であ
る。 V p ″={V CC −(V I −V BE17 )×R 15 /R 16 }−V BE3 −(3
) However, V I : Base voltage of transistor 17 V BE17 : Forward voltage between base and emitter of transistor 17 V BE3 : Forward voltage between base and emitter of transistor 3 R 15 , R 16 : Resistance value of resistors 15 and 16 Furthermore, it is clear that the present invention is suitable for semiconductor integrated circuits in which transistor matching is easy to achieve.
第１図は従来例を示す回路図であり、第２図は
本発明の一実施例を示す回路図である。第３図は
本発明の他の実施例を示す回路図である。
１，２，４，１３，１５，１６……抵抗、３，
９，１０，１１，１７……トランジスタ、５……
電源電圧供給端子、６，１２，１８……端子、７
……基準電位点、８，１４……エミツタホロワ回
路、１９，２０……入力回路。
FIG. 1 is a circuit diagram showing a conventional example, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. FIG. 3 is a circuit diagram showing another embodiment of the present invention. 1, 2, 4, 13, 15, 16...Resistance, 3,
9, 10, 11, 17...transistor, 5...
Power supply voltage supply terminal, 6, 12, 18... terminal, 7
... Reference potential point, 8, 14 ... Emitter follower circuit, 19, 20 ... Input circuit.
Claims (1)
と、該第１のトランジスタのエミツタにカスケー
ド接続された第２のトランジスタと、該第２のト
ランジスタのベースに接続されたエミツタ及び所
定のバイアスが供給されるベースを有しエミツタ
電流を該第２のトランジスタのベース電流として
供給する第３のトランジスタと、該第３のトラン
ジスタのコレクタに接続された電流入力端子およ
び該第１のトランジスタのベースに接続された電
流出力端子を有し該第３のトランジスタのコレク
タ電流とほぼ等しい電流を該第１のトランジスタ
のベースに供給するカレントミラー回路とを備
え、該第１、第２および第３のトランジスタは同
一導電型であることを特徴とするトランジスタ回
路。1 A first transistor of emitter follower type, a second transistor connected in cascade to the emitter of the first transistor, an emitter connected to the base of the second transistor, and a base to which a predetermined bias is supplied. a third transistor having an emitter current as a base current of the second transistor; a current input terminal connected to the collector of the third transistor; and a current output connected to the base of the first transistor. a current mirror circuit having a terminal and supplying a current substantially equal to the collector current of the third transistor to the base of the first transistor, the first, second and third transistors being of the same conductivity type; A transistor circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20398283A JPS6096010A (en) | 1983-10-31 | 1983-10-31 | Transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20398283A JPS6096010A (en) | 1983-10-31 | 1983-10-31 | Transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096010A JPS6096010A (en) | 1985-05-29 |
| JPH0432564B2 true JPH0432564B2 (en) | 1992-05-29 |
Family
ID=16482831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20398283A Granted JPS6096010A (en) | 1983-10-31 | 1983-10-31 | Transistor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096010A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2687027B1 (en) * | 1992-01-31 | 1994-03-25 | Thomson Composants Milit Spatiau | AMPLIFIER WITH TRACKING TRANSISTOR. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104010U (en) * | 1981-12-30 | 1983-07-15 | ソニー株式会社 | buffer circuit |
-
1983
- 1983-10-31 JP JP20398283A patent/JPS6096010A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6096010A (en) | 1985-05-29 |
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