JPS63211765A - 縦形半導体装置およびその製造方法 - Google Patents
縦形半導体装置およびその製造方法Info
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- JPS63211765A JPS63211765A JP62043177A JP4317787A JPS63211765A JP S63211765 A JPS63211765 A JP S63211765A JP 62043177 A JP62043177 A JP 62043177A JP 4317787 A JP4317787 A JP 4317787A JP S63211765 A JPS63211765 A JP S63211765A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
（従来の技術）
ＭＩＳ型半導体装置のうち、特にＭＯＳ ＦＥＥＴは低
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
かかる高耐圧パワーＭＯ５ＦＥＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
Ｌｌ−Ｇｒｏｏｖｅ構造、■ＤＳＡ （Ｄｉｆｆｕｓｉ
ｏｎ ５ｅｌｆ−八ｌｉｇｎｍｅ−ｎｔ）構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のＤＳＡ構造のパワーＭＯ３ＦＥＴ （以下Ｏ３Ａ
Ｍ［］Ｓと称する）の電極形成後の平面図と、この平
面図におけるＡ−Ａ線方向の断面構造図を第２図（ａ）
および（ｂ）に示し、また、その１ｌｌｉ次の製造工程
における断面構造を第３図（ａ）乃至（ｆ）に示す。た
だし、第２図（ａ）ではソース電極は省いである。
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
Ｌｌ−Ｇｒｏｏｖｅ構造、■ＤＳＡ （Ｄｉｆｆｕｓｉ
ｏｎ ５ｅｌｆ−八ｌｉｇｎｍｅ−ｎｔ）構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のＤＳＡ構造のパワーＭＯ３ＦＥＴ （以下Ｏ３Ａ
Ｍ［］Ｓと称する）の電極形成後の平面図と、この平
面図におけるＡ−Ａ線方向の断面構造図を第２図（ａ）
および（ｂ）に示し、また、その１ｌｌｉ次の製造工程
における断面構造を第３図（ａ）乃至（ｆ）に示す。た
だし、第２図（ａ）ではソース電極は省いである。
Ｏ８Ａ ＭＯＳは二重拡散によりチャンネルを形成する
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散（ｐ型
半導体Ｍ４）と、ソース領域を形成するための不純物拡
散（ｎ＋型型厚導体層８とを行っているのが特徴である
。この場合、チャンネル長さはｐ型半導体層４とｎ＋型
型厚導体層８の拡散深さの差で決まる。絶縁膜５ｄ上に
形成したソース電極９はソース領域を形成するｎ゛型型
厚導体層８チャンネル領域を形成するｐ型半導体層４（
あるいはｐ゛型型溝導体層３との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。ｎ＋＋半導体基板１がドレイン領域であり、その
上にｎ型エピタキシャル成長層２を堆積させたｎオンｎ
゛構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板１よ
り縦方向に流れ、チャンネル領域４を通ってソース領域
８に流れ込む。なお、第２図（ａ）における破線は各セ
ルを構成する多結晶シリコン膜パターン６の開口の輪郭
を示すものである。
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散（ｐ型
半導体Ｍ４）と、ソース領域を形成するための不純物拡
散（ｎ＋型型厚導体層８とを行っているのが特徴である
。この場合、チャンネル長さはｐ型半導体層４とｎ＋型
型厚導体層８の拡散深さの差で決まる。絶縁膜５ｄ上に
形成したソース電極９はソース領域を形成するｎ゛型型
厚導体層８チャンネル領域を形成するｐ型半導体層４（
あるいはｐ゛型型溝導体層３との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。ｎ＋＋半導体基板１がドレイン領域であり、その
上にｎ型エピタキシャル成長層２を堆積させたｎオンｎ
゛構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板１よ
り縦方向に流れ、チャンネル領域４を通ってソース領域
８に流れ込む。なお、第２図（ａ）における破線は各セ
ルを構成する多結晶シリコン膜パターン６の開口の輪郭
を示すものである。
次に、第３図（ａ）乃至（ｆ）を用いて従来のＯ３ＡＭ
Ｏ３の製造工程を説明する。ｎ゛゛半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
Ωａｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第３図（ａ） に示
す。
Ｏ３の製造工程を説明する。ｎ゛゛半導体基板１上にｎ
型エピタキシャル成長層２を、例えば比抵抗１０〜２５
Ωａｍ、厚さ３０〜６０μｍに形成後、表面からｐ＋型
型溝導体層３形成する。その後、ゲート酸化膜５ａを約
１０００人の厚さに形成した様子を第３図（ａ） に示
す。
次に多結晶シリコン膜６を、例えば６０００への厚さに
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型半導体層４を自己整合的に形成する
。この様子を第３図（ｂ）に示す。
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｐ型半導体層４を自己整合的に形成する
。この様子を第３図（ｂ）に示す。
続いてフォト・エツチング技術にてフォトレジストアを
用いてソース領域となるｎ゛型型溝導体層８形成すべき
予定部に選択的に開口を形成した様子を第３図（Ｃ）に
示す。
用いてソース領域となるｎ゛型型溝導体層８形成すべき
予定部に選択的に開口を形成した様子を第３図（Ｃ）に
示す。
次にソース領域となるｎ＋型 半導体層８および酸化膜
５ｂを形成しく第３図（ｄ）に図示）、その上にＣＶＤ
法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様子
を第３図（ｅ）に示す。第２図（ｂ）ではこの酸化膜５
ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示し
である。
５ｂを形成しく第３図（ｄ）に図示）、その上にＣＶＤ
法にてＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜５Ｃを約８０００人の厚さに堆積した様子
を第３図（ｅ）に示す。第２図（ｂ）ではこの酸化膜５
ｂとＰＳＧ膜５Ｃを合わせて第２絶縁膜５ｄとして示し
である。
次に、各種熱処理を施した後に酸化膜５ｂおよびＰＳＧ
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（ｉ）電極９を形成することによってソース・ドレ
イン間耐圧Ｖ。８．が２００〜６００ｖ程度のＵＳＡ
ＭＯＳ ＦＢＴが完成する。この様子を第３図（ｆ）に
示す。
膜５Ｃに電極取り出し開口部１０ａを形成し、アルミニ
ウム（ｉ）電極９を形成することによってソース・ドレ
イン間耐圧Ｖ。８．が２００〜６００ｖ程度のＵＳＡ
ＭＯＳ ＦＢＴが完成する。この様子を第３図（ｆ）に
示す。
一般的にＭＯＳ ＦＢＴは少数キャリアの蓄積がないた
め高−速スイツチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＢＴの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
め高−速スイツチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＢＴの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
換言すれば、いかにドレインの面接効率を上げるかとい
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはＤＳＡ ＭＯＳ ＦＥＴが
採用されている。
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはＤＳＡ ＭＯＳ ＦＥＴが
採用されている。
（発明が解決しようとする問題点）
しかしながら従来のＤＳＡ ＭＯＳ ＦＢＴの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇ、、も大きなものが得
られる。
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇ、、も大きなものが得
られる。
これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
しかしながら、従来のような構造でチャンネル幅を長く
とるためにチャンネル領域の面積を大きくすると、チッ
プサイズが大きくなり、そのため歩留りの低下が避けら
れない欠点があった。そこで、最近の技術においては、
微細加工技術を駆使してチャンネル幅を長くするような
方法が採られている。しかしながら、パターンが微細化
する程浅い拡散が必要となり、そのため細くて長いソー
ス領域パターンが形成されることになり、その抵抗値が
増大し、かえってオン抵抗が増大するような事態も生ず
る欠点があった。
とるためにチャンネル領域の面積を大きくすると、チッ
プサイズが大きくなり、そのため歩留りの低下が避けら
れない欠点があった。そこで、最近の技術においては、
微細加工技術を駆使してチャンネル幅を長くするような
方法が採られている。しかしながら、パターンが微細化
する程浅い拡散が必要となり、そのため細くて長いソー
ス領域パターンが形成されることになり、その抵抗値が
増大し、かえってオン抵抗が増大するような事態も生ず
る欠点があった。
上述した従来のＤＳＡ ＭＯＳ ＦＥＴではチャンネル
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば４〜５μｍと
深くし、ソース領域を１μｍと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスｇ。
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば４〜５μｍと
深くし、ソース領域を１μｍと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスｇ。
が小さくなってオン抵抗を低（することができず、その
ためスイッチングスピードが高速とならない欠点があっ
た。
ためスイッチングスピードが高速とならない欠点があっ
た。
このような欠点を除去するために、本発明者は特開昭６
１−１５８１８０号および同６１−１５８１８１号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
１−１５８１８０号および同６１−１５８１８１号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
例えば特開昭６１−１５８１８０号公報においてはゲー
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭６１−１５８１８１号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭６１−１５８１８１号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
しかしながら、これらの方法ではゲート多結晶シリコン
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
本発明は上述した点に鑑みて為されたもので、チャンネ
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中に
よる破壊をなくすことができ、さらにソース領域の上に
多結晶シリコンパターンを設けることによりソース領域
の表面濃度を高くし、その結果としてオン抵抗を低くす
ることができるとともにこの多結晶シリコンパターンを
配線に利用することによってパターンの微細化が可能と
なり、チャンネル幅を長くしてオン抵抗を一層低くする
ことができる縦形半導体装置およびその製造方法を提供
しようとするものである。
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中に
よる破壊をなくすことができ、さらにソース領域の上に
多結晶シリコンパターンを設けることによりソース領域
の表面濃度を高くし、その結果としてオン抵抗を低くす
ることができるとともにこの多結晶シリコンパターンを
配線に利用することによってパターンの微細化が可能と
なり、チャンネル幅を長くしてオン抵抗を一層低くする
ことができる縦形半導体装置およびその製造方法を提供
しようとするものである。
（問題点を解決するだめの手段）
本発明の縦形半導体装置は、一導電型の半導体基体と、
この半導体基体の表面に形成された逆導電型の第１の半
導体領域と、この第１半導体領域内に形成された一導電
型の第２の半導体領域と、この第２半導体領域上に形成
された、一導電型の不純物を多量に含む多結晶半導体膜
パターンと、前記半導体基体の表面に形成された第１の
絶縁膜と、この第１絶縁膜上に、少なくとも前記第１お
よび第２の半導体領域と部分的に重なるように形成され
た半導体膜または導電体膜より成る第２の導体パターン
と、この第２導体パターンの上に形成された第２の絶縁
膜と、この第２絶縁膜上に、前記多結晶半導体パターン
と接続するように形成された金属電極膜とを具えること
を特徴とするものである。
この半導体基体の表面に形成された逆導電型の第１の半
導体領域と、この第１半導体領域内に形成された一導電
型の第２の半導体領域と、この第２半導体領域上に形成
された、一導電型の不純物を多量に含む多結晶半導体膜
パターンと、前記半導体基体の表面に形成された第１の
絶縁膜と、この第１絶縁膜上に、少なくとも前記第１お
よび第２の半導体領域と部分的に重なるように形成され
た半導体膜または導電体膜より成る第２の導体パターン
と、この第２導体パターンの上に形成された第２の絶縁
膜と、この第２絶縁膜上に、前記多結晶半導体パターン
と接続するように形成された金属電極膜とを具えること
を特徴とするものである。
さらに本発明による縦形半導体装置の製造方法は、一導
電型の半導体基体の表面に形成した逆導電型の第１の半
導体領域と、この逆導電型の半導体領域の内部に形成し
た一導電型の第２の半導体領域と、前記半導体基体の表
面に、前記第１右よび第２の半導体領域と部分的に重な
るように形成した第１絶縁膜と、この第１絶縁膜上に形
成した第１の導体パターンと、前記第２半導体領域上に
形成した第２の導体パターンとを具える縦形半導体装置
を製造するに当り、前記一導電型の半導体基体の表面に
多結晶半導体膜を形成する工程と、この多結晶半導体膜
を選択的に酸化して半導体基体上に厚い酸化膜を形成す
る工程と、この厚い酸化膜をマスクとして前記多結晶半
導体に逆導電型の不純物をイオン注入した後、熱処理を
施して半導体基体表面に前記第１半導体領域を拡散形成
する工程と、前記厚い酸化膜をマスクとして前記多結晶
半導体膜に一導電型の不純物を注入した後、熱処理を施
して前記第１半導体領域中に第２半導体領域を形成する
とともに多結晶半導体膜を前記第２導体パターンに変成
する工程と、前記厚い酸化膜をエツチングにより除去し
た後、半導体基体の表面および多結晶半導体膜の表面に
前記第１絶縁膜を形成する工程と、この第１絶縁膜上に
前記第１導体パターンを形成する工程と、この第１導体
パターンの上に第２の絶縁膜を形成する工程と、この第
２の絶縁膜上に、前記多結晶半導体膜より成る第２導体
パターンと接続するように金属電極膜を形成する工程と
を具えることを特徴とするものである。
電型の半導体基体の表面に形成した逆導電型の第１の半
導体領域と、この逆導電型の半導体領域の内部に形成し
た一導電型の第２の半導体領域と、前記半導体基体の表
面に、前記第１右よび第２の半導体領域と部分的に重な
るように形成した第１絶縁膜と、この第１絶縁膜上に形
成した第１の導体パターンと、前記第２半導体領域上に
形成した第２の導体パターンとを具える縦形半導体装置
を製造するに当り、前記一導電型の半導体基体の表面に
多結晶半導体膜を形成する工程と、この多結晶半導体膜
を選択的に酸化して半導体基体上に厚い酸化膜を形成す
る工程と、この厚い酸化膜をマスクとして前記多結晶半
導体に逆導電型の不純物をイオン注入した後、熱処理を
施して半導体基体表面に前記第１半導体領域を拡散形成
する工程と、前記厚い酸化膜をマスクとして前記多結晶
半導体膜に一導電型の不純物を注入した後、熱処理を施
して前記第１半導体領域中に第２半導体領域を形成する
とともに多結晶半導体膜を前記第２導体パターンに変成
する工程と、前記厚い酸化膜をエツチングにより除去し
た後、半導体基体の表面および多結晶半導体膜の表面に
前記第１絶縁膜を形成する工程と、この第１絶縁膜上に
前記第１導体パターンを形成する工程と、この第１導体
パターンの上に第２の絶縁膜を形成する工程と、この第
２の絶縁膜上に、前記多結晶半導体膜より成る第２導体
パターンと接続するように金属電極膜を形成する工程と
を具えることを特徴とするものである。
（作 用）
上述した本発明の縦形半導体装置においては、ソースま
たはドレイン領域を構成する一導電型の第２半導体領域
は、一導電型の不純物を多量に含む多結晶半導体膜から
の拡散により形成できるので、この第２半導体領域の表
面濃度を高くすることができるとともに浅くかつ均一に
形成でき、したがってオン抵抗を低くすることができる
。またこの多結晶半導体膜は配線に使用することができ
るためパターンの微細化が可能となり、チャンネル幅を
より一層短くすることができ、この点でもオン抵抗の低
減化が図れることになる。
たはドレイン領域を構成する一導電型の第２半導体領域
は、一導電型の不純物を多量に含む多結晶半導体膜から
の拡散により形成できるので、この第２半導体領域の表
面濃度を高くすることができるとともに浅くかつ均一に
形成でき、したがってオン抵抗を低くすることができる
。またこの多結晶半導体膜は配線に使用することができ
るためパターンの微細化が可能となり、チャンネル幅を
より一層短くすることができ、この点でもオン抵抗の低
減化が図れることになる。
さらに、ゲート電極パターンを構成する第２導体パター
ンは厚い第１絶縁膜を介して多結晶半導体膜パターンの
上に位置しているため、ゲート電極パターンのエッヂで
電界集中が起こっても絶縁破壊が生ずる恐れがなくなる
。
ンは厚い第１絶縁膜を介して多結晶半導体膜パターンの
上に位置しているため、ゲート電極パターンのエッヂで
電界集中が起こっても絶縁破壊が生ずる恐れがなくなる
。
（実施例）
第１図（ａ）〜Ｑ′１）は本発明による縦形半導体装置
の一実施例の順次の製造工程における構成を示す断面図
である。
の一実施例の順次の製造工程における構成を示す断面図
である。
先ず、第１図（ａ）に示すように、ｎ型不純物を高濃度
に含むｎ°型シリコン基板１１の上に例えば１〜２Ω−
ｃｍの比抵抗を有するｎ型シリコンエピタキシャル層１
２を、例えば１０〜１２μｍの厚さに形成する。次に、
このｎ型エピタキシャル層１２の表面にｐ゛型型半体体
層１３、例えば４〜５μｍの深さに形成する。
に含むｎ°型シリコン基板１１の上に例えば１〜２Ω−
ｃｍの比抵抗を有するｎ型シリコンエピタキシャル層１
２を、例えば１０〜１２μｍの厚さに形成する。次に、
このｎ型エピタキシャル層１２の表面にｐ゛型型半体体
層１３、例えば４〜５μｍの深さに形成する。
次に、ｎ型エピタキシャル層１２の表面に、不純物を含
まない多結晶シリコン膜１４を約５０００人の厚さに堆
積し、さらにその上に、例えば２００〜５００人または
１０００〜２０００人の厚さの酸化膜１５を形成した後
、例えばＳｉ３Ｎ、より成る耐酸化性絶縁膜１６を、例
えば約１０００人の厚さに形成した様子を第１図（ｂ）
に示す。
まない多結晶シリコン膜１４を約５０００人の厚さに堆
積し、さらにその上に、例えば２００〜５００人または
１０００〜２０００人の厚さの酸化膜１５を形成した後
、例えばＳｉ３Ｎ、より成る耐酸化性絶縁膜１６を、例
えば約１０００人の厚さに形成した様子を第１図（ｂ）
に示す。
次に耐酸化性絶縁膜１６を選択的にエツチングした後、
これをマスクとして多結晶ンリコン膜１４を選択的に酸
化し、約１．２μｍの厚い酸化膜１７を形成した様子を
第１図（Ｃ）に示す。
これをマスクとして多結晶ンリコン膜１４を選択的に酸
化し、約１．２μｍの厚い酸化膜１７を形成した様子を
第１図（Ｃ）に示す。
続いてＳｉ、Ｎ４より成る耐酸化性絶縁膜１６を熱りン
酸またはフレオン系のドライエツチングにより除去した
後、上述したようにして選択的に形成された厚い酸化膜
１７をマスクとしてｐ型不純物、例えばボロンイオンを
多結晶シリコン膜１４にイオン注入する。その後、熱処
理を施し、このイオン注入された不純物を拡散させ、多
結晶シリコン膜１４をｐ型に変成するとともにその下側
のエピタキシャル層１２の表面にｐ型半導体領域１８を
拡散形成する。この様子を第１図（ｄ）に示す。
酸またはフレオン系のドライエツチングにより除去した
後、上述したようにして選択的に形成された厚い酸化膜
１７をマスクとしてｐ型不純物、例えばボロンイオンを
多結晶シリコン膜１４にイオン注入する。その後、熱処
理を施し、このイオン注入された不純物を拡散させ、多
結晶シリコン膜１４をｐ型に変成するとともにその下側
のエピタキシャル層１２の表面にｐ型半導体領域１８を
拡散形成する。この様子を第１図（ｄ）に示す。
次に、厚い酸化膜１７をマスクとしてｐ型子結晶シリコ
ン膜１４中にｎ型不純物を多量にイオン注入した後、熱
処理を施してｐ型子結晶シリコン膜をｎ型に変成すると
ともにｐ型半導体領域１８の内部にｎ＋型半導体領域を
拡散形成した様子を第１図（ｅ）に示す。
ン膜１４中にｎ型不純物を多量にイオン注入した後、熱
処理を施してｐ型子結晶シリコン膜をｎ型に変成すると
ともにｐ型半導体領域１８の内部にｎ＋型半導体領域を
拡散形成した様子を第１図（ｅ）に示す。
次に、厚い酸化膜１７をエツチングにより除去した後、
例えば５００〜１０００人のゲート絶縁酸化膜２０を形
成した様子を第１図（ｆ）に示す。このゲート酸化膜２
０は熱酸化により形成するが、この場合、ｎ゛型多結晶
シリコン膜１４の上に形成される酸化膜の膜厚は、単結
晶シリコンであるエピタキシャル層１２の表面に形成さ
れる酸化膜の膜厚よりも厚くなる（２倍程度）。多結晶
シリコン膜上の酸化膜の膜厚をさらに厚くするために、
最初にウェット酸化を施した後、エピタキシャル層上の
酸化膜が消滅するまでエツチングを施し、さらに熱酸化
を施してゲート酸化膜を形成することもできる。このよ
うな方法ではウェット酸化により多結晶シリコン膜上に
形成される酸化膜の膜厚はエピタキシャル層上に形成さ
れる酸化膜の膜厚の十倍程度となるので、さらに良好で
ある。
例えば５００〜１０００人のゲート絶縁酸化膜２０を形
成した様子を第１図（ｆ）に示す。このゲート酸化膜２
０は熱酸化により形成するが、この場合、ｎ゛型多結晶
シリコン膜１４の上に形成される酸化膜の膜厚は、単結
晶シリコンであるエピタキシャル層１２の表面に形成さ
れる酸化膜の膜厚よりも厚くなる（２倍程度）。多結晶
シリコン膜上の酸化膜の膜厚をさらに厚くするために、
最初にウェット酸化を施した後、エピタキシャル層上の
酸化膜が消滅するまでエツチングを施し、さらに熱酸化
を施してゲート酸化膜を形成することもできる。このよ
うな方法ではウェット酸化により多結晶シリコン膜上に
形成される酸化膜の膜厚はエピタキシャル層上に形成さ
れる酸化膜の膜厚の十倍程度となるので、さらに良好で
ある。
次に、ゲート酸化膜２０の上に、ｎ゛型多結晶シリコン
膜１４と部分的に重畳するようにｎ゛型型詰結晶シリコ
ン膜り成るゲート導体パターン２１を約５０００への厚
さに形成した様子を第１図（ｇ）に示す。
膜１４と部分的に重畳するようにｎ゛型型詰結晶シリコ
ン膜り成るゲート導体パターン２１を約５０００への厚
さに形成した様子を第１図（ｇ）に示す。
このゲート導体パターン２１は、ｐ１型多結晶シリコン
膜または高融点金属膜を以て形成することもできる。
膜または高融点金属膜を以て形成することもできる。
最後に、ゲート導体パターン２１の上にＣＶＤ−３ｉＯ
□またはＣＶＤ−ＰＳＧ膜より成る絶縁膜２２を形成し
た後、ｎ゛型多結晶シリコン膜１４に対するコンタクト
ホールを形成し、その上にアルミニウムより成る金属電
極膜２３を約３μｍの厚さに形成した様子を第１図（社
）に示す。さらにｎ＋型半導体基板１１の裏面にドレイ
ン電極として作用する金属電極膜を被着することにより
耐圧が６０Ｖ程度のＭＯＳ ＰＥＴが完成する。
□またはＣＶＤ−ＰＳＧ膜より成る絶縁膜２２を形成し
た後、ｎ゛型多結晶シリコン膜１４に対するコンタクト
ホールを形成し、その上にアルミニウムより成る金属電
極膜２３を約３μｍの厚さに形成した様子を第１図（社
）に示す。さらにｎ＋型半導体基板１１の裏面にドレイ
ン電極として作用する金属電極膜を被着することにより
耐圧が６０Ｖ程度のＭＯＳ ＰＥＴが完成する。
本発明は上述した実施例に限定されるものではなく幾多
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、Ｍｏ、 Ｎｉ。
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、Ｍｏ、 Ｎｉ。
Ｃｒ、 Ｔｉ等の高融点金属や、モリブデンシリサイド
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、ｐ導電型とｎ導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、ｎ゛型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するｐ型半導体層と一体的にｐ゛型半導体層を形成した
が、このｐ゛型半導体層は必ずしも必要ではない。
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、ｐ導電型とｎ導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、ｎ゛型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するｐ型半導体層と一体的にｐ゛型半導体層を形成した
が、このｐ゛型半導体層は必ずしも必要ではない。
（発明の効果）
上述した本発明の効果を要約すると次の通りである。
（１）ソースまたはドレイン領域を構成するｎ＋型半導
体領域を、ｎ型不純物を多量に含む多結晶シリコンから
の拡散で形成できるため、きわめて制御性の良い浅い拡
散層が形成′できる。したがって、目的に応じてソース
またはドレイン領域を任意の高濃度とすることができ、
オーミックコンタクト抵抗の増大によるオン抵抗の増大
を防ぐことができる。また、その結果としてソースまた
はドレイン領域のパターン幅を小さくすることができ、
これにより微細化が可能となり、チャンネル幅を長く形
成することができる。
体領域を、ｎ型不純物を多量に含む多結晶シリコンから
の拡散で形成できるため、きわめて制御性の良い浅い拡
散層が形成′できる。したがって、目的に応じてソース
またはドレイン領域を任意の高濃度とすることができ、
オーミックコンタクト抵抗の増大によるオン抵抗の増大
を防ぐことができる。また、その結果としてソースまた
はドレイン領域のパターン幅を小さくすることができ、
これにより微細化が可能となり、チャンネル幅を長く形
成することができる。
（２）ゲート導体パターンは厚い酸化膜を介してソース
またはドレイン導体パターンを構成する多結晶半導体膜
上に存在しているので、ゲート導体パターンのエッヂで
の電界集中によるゲート耐圧劣化を有効に防止すること
ができる。
またはドレイン導体パターンを構成する多結晶半導体膜
上に存在しているので、ゲート導体パターンのエッヂで
の電界集中によるゲート耐圧劣化を有効に防止すること
ができる。
（３）ソースまたはドレイン領域上の多結晶半導体膜は
導体パターンとして配線に利用することができるので、
バタ・−ンの微細化が可能となり、チャンネル幅をより
一層長くすることができ、これによってオン抵抗をさら
に低く抑えることができる。
導体パターンとして配線に利用することができるので、
バタ・−ンの微細化が可能となり、チャンネル幅をより
一層長くすることができ、これによってオン抵抗をさら
に低く抑えることができる。
第１図（ａ）〜（５）は本発明による縦形半導体装置の
一実施例の順次の製造工程における構成を示す断面図、 第２図（ａ）および（ｂ）は従来の縦形半導体装置の構
造を示す平面図および断面図、 第３図（ａ）〜（ｆ）は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 １１・・・ｎ゛型シリコン基板 １２・・・ｎ型エピタキシャル層 １３・・・ｐ゛型半導体層 １４・・・多結晶シリコ
ン膜１５・・・酸化膜 １６・・・耐酸化性
絶縁膜１７・・・厚い酸化膜 １８・・・ｐ型半
導体領域１９・・・ｎ゛型半導体領域 ２０・・・ゲー
ト酸化膜２１・・・ゲート導体パターン ２２・・・絶縁膜 ２３・・・金属電極膜特
許出願人 ティーディーケイ株式会社第 １図 第３図 （ａ） く 第３図 （ｄ） （ｅ） 第３図 （ｆ）
一実施例の順次の製造工程における構成を示す断面図、 第２図（ａ）および（ｂ）は従来の縦形半導体装置の構
造を示す平面図および断面図、 第３図（ａ）〜（ｆ）は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 １１・・・ｎ゛型シリコン基板 １２・・・ｎ型エピタキシャル層 １３・・・ｐ゛型半導体層 １４・・・多結晶シリコ
ン膜１５・・・酸化膜 １６・・・耐酸化性
絶縁膜１７・・・厚い酸化膜 １８・・・ｐ型半
導体領域１９・・・ｎ゛型半導体領域 ２０・・・ゲー
ト酸化膜２１・・・ゲート導体パターン ２２・・・絶縁膜 ２３・・・金属電極膜特
許出願人 ティーディーケイ株式会社第 １図 第３図 （ａ） く 第３図 （ｄ） （ｅ） 第３図 （ｆ）
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基体と、 この半導体基体の表面に形成された逆導電型の第１の半
導体領域と、 この第１半導体領域内に形成された一導電型の第２の半
導体領域と、 この第２半導体領域上に形成された、一導電型の不純物
を多量に含む多結晶半導体膜パターンと、 前記半導体基体の表面に形成された第１の絶縁膜と、 この第１絶縁膜上に、少なくとも前記第１および第２の
半導体領域と部分的に重なるように形成された半導体膜
または導電体膜より成る第２の導体パターンと、 この第２導体パターンの上に形成された第２の絶縁膜と
、 この第２絶縁膜上に、前記多結晶半導体パターンと接続
するように形成された金属電極膜とを具えることを特徴
とする縦形半導体装置。 ２、一導電型の半導体基体の表面に形成した逆導電型の
第１の半導体領域と、この逆導電型の半導体領域の内部
に形成した一導電型の第２の半導体領域と、前記半導体
基体の表面に、前記第１および第２の半導体領域と部分
的に重なるように形成した第１絶縁膜と、この第１絶縁
膜上に形成した第１の導体パターンと、前記第２半導体
領域上に形成した第２の導体パターンとを具える縦形半
導体装置を製造するに当り、 前記一導電型の半導体基体の表面に多結晶半導体膜を形
成する工程と、 この多結晶半導体膜を選択的に酸化して半導体基体上に
厚い酸化膜を形成する工程と、この厚い酸化膜をマスク
として前記多結晶半導体に逆導電型の不純物をイオン注
入した後、熱処理を施して半導体基体表面に前記第１半
導体領域を拡散形成する工程と、 前記厚い酸化膜をマスクとして前記多結晶半導体膜に一
導電型の不純物を注入した後、熱処理を施して前記第１
半導体領域中に第２半導体領域を形成するとともに多結
晶半導体膜を前記第２導体パターンに変成する工程と、
前記厚い酸化膜をエッチングにより除去し た後、半導体基体の表面および多結晶半導体膜の表面に
前記第１絶縁膜を形成する工程と、この第１絶縁膜上に
前記第１導体パターンを形成する工程と、 この第１導体パターンの上に第２の絶縁膜を形成する工
程と、 この第２の絶縁膜上に、前記多結晶半導体膜より成る第
２導体パターンと接続するように金属電極膜を形成する
工程とを具えることを特徴とする縦形半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043177A JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62043177A JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211765A true JPS63211765A (ja) | 1988-09-02 |
Family
ID=12656601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62043177A Pending JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160985A (en) * | 1989-01-06 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5171698A (en) * | 1991-04-09 | 1992-12-15 | Oki Electric Industry Co., Ltd. | Method of fabrication of MOS transistor |
-
1987
- 1987-02-27 JP JP62043177A patent/JPS63211765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160985A (en) * | 1989-01-06 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5171698A (en) * | 1991-04-09 | 1992-12-15 | Oki Electric Industry Co., Ltd. | Method of fabrication of MOS transistor |
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