JPS63211765A - 縦形半導体装置およびその製造方法 - Google Patents
縦形半導体装置およびその製造方法Info
- Publication number
- JPS63211765A JPS63211765A JP62043177A JP4317787A JPS63211765A JP S63211765 A JPS63211765 A JP S63211765A JP 62043177 A JP62043177 A JP 62043177A JP 4317787 A JP4317787 A JP 4317787A JP S63211765 A JPS63211765 A JP S63211765A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- insulating film
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000001131 transforming effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 32
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- -1 Phospho Chemical class 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- GOQFGEHFZBDYEC-UHFFFAOYSA-N [AlH2+] Chemical compound [AlH2+] GOQFGEHFZBDYEC-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000002683 foot Anatomy 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。
(従来の技術)
MIS型半導体装置のうち、特にMOS FEETは低
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。
かかる高耐圧パワーMO5FETの代表的なものとして
■オフセットゲート構造、■V−Grooveあるいは
Ll−Groove構造、■DSA (Diffusi
on 5elf−八lignme−nt)構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のDSA構造のパワーMO3FET (以下O3A
M[]Sと称する)の電極形成後の平面図と、この平
面図におけるA−A線方向の断面構造図を第2図(a)
および(b)に示し、また、その1lli次の製造工程
における断面構造を第3図(a)乃至(f)に示す。た
だし、第2図(a)ではソース電極は省いである。
■オフセットゲート構造、■V−Grooveあるいは
Ll−Groove構造、■DSA (Diffusi
on 5elf−八lignme−nt)構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のDSA構造のパワーMO3FET (以下O3A
M[]Sと称する)の電極形成後の平面図と、この平
面図におけるA−A線方向の断面構造図を第2図(a)
および(b)に示し、また、その1lli次の製造工程
における断面構造を第3図(a)乃至(f)に示す。た
だし、第2図(a)ではソース電極は省いである。
O8A MOSは二重拡散によりチャンネルを形成する
もので、ゲート酸化膜5aを介して形成された格子状の
ゲート多結晶シリコン膜6に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散(p型
半導体M4)と、ソース領域を形成するための不純物拡
散(n+型型厚導体層8とを行っているのが特徴である
。この場合、チャンネル長さはp型半導体層4とn+型
型厚導体層8の拡散深さの差で決まる。絶縁膜5d上に
形成したソース電極9はソース領域を形成するn゛型型
厚導体層8チャンネル領域を形成するp型半導体層4(
あるいはp゛型型溝導体層3との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。n++半導体基板1がドレイン領域であり、その
上にn型エピタキシャル成長層2を堆積させたnオンn
゛構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板1よ
り縦方向に流れ、チャンネル領域4を通ってソース領域
8に流れ込む。なお、第2図(a)における破線は各セ
ルを構成する多結晶シリコン膜パターン6の開口の輪郭
を示すものである。
もので、ゲート酸化膜5aを介して形成された格子状の
ゲート多結晶シリコン膜6に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散(p型
半導体M4)と、ソース領域を形成するための不純物拡
散(n+型型厚導体層8とを行っているのが特徴である
。この場合、チャンネル長さはp型半導体層4とn+型
型厚導体層8の拡散深さの差で決まる。絶縁膜5d上に
形成したソース電極9はソース領域を形成するn゛型型
厚導体層8チャンネル領域を形成するp型半導体層4(
あるいはp゛型型溝導体層3との両方にオーミック接触
している。ゲート電極形状は格子状のものとストライプ
状のものとが一般的であるが、ここでは格子状のものを
示す。n++半導体基板1がドレイン領域であり、その
上にn型エピタキシャル成長層2を堆積させたnオンn
゛構造となっている。ドレイン電極は図示していないが
チップ裏面に形成されており、ゲート・ソース間に正の
電圧を加えてチャンネルをオンさせると電流は基板1よ
り縦方向に流れ、チャンネル領域4を通ってソース領域
8に流れ込む。なお、第2図(a)における破線は各セ
ルを構成する多結晶シリコン膜パターン6の開口の輪郭
を示すものである。
次に、第3図(a)乃至(f)を用いて従来のO3AM
O3の製造工程を説明する。n゛゛半導体基板1上にn
型エピタキシャル成長層2を、例えば比抵抗10〜25
Ωam、厚さ30〜60μmに形成後、表面からp+型
型溝導体層3形成する。その後、ゲート酸化膜5aを約
1000人の厚さに形成した様子を第3図(a) に示
す。
O3の製造工程を説明する。n゛゛半導体基板1上にn
型エピタキシャル成長層2を、例えば比抵抗10〜25
Ωam、厚さ30〜60μmに形成後、表面からp+型
型溝導体層3形成する。その後、ゲート酸化膜5aを約
1000人の厚さに形成した様子を第3図(a) に示
す。
次に多結晶シリコン膜6を、例えば6000への厚さに
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるp型半導体層4を自己整合的に形成する
。この様子を第3図(b)に示す。
堆積した後選択的にパターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるp型半導体層4を自己整合的に形成する
。この様子を第3図(b)に示す。
続いてフォト・エツチング技術にてフォトレジストアを
用いてソース領域となるn゛型型溝導体層8形成すべき
予定部に選択的に開口を形成した様子を第3図(C)に
示す。
用いてソース領域となるn゛型型溝導体層8形成すべき
予定部に選択的に開口を形成した様子を第3図(C)に
示す。
次にソース領域となるn+型 半導体層8および酸化膜
5bを形成しく第3図(d)に図示)、その上にCVD
法にてPSG(Phospho 5ilicate G
lass)膜5Cを約8000人の厚さに堆積した様子
を第3図(e)に示す。第2図(b)ではこの酸化膜5
bとPSG膜5Cを合わせて第2絶縁膜5dとして示し
である。
5bを形成しく第3図(d)に図示)、その上にCVD
法にてPSG(Phospho 5ilicate G
lass)膜5Cを約8000人の厚さに堆積した様子
を第3図(e)に示す。第2図(b)ではこの酸化膜5
bとPSG膜5Cを合わせて第2絶縁膜5dとして示し
である。
次に、各種熱処理を施した後に酸化膜5bおよびPSG
膜5Cに電極取り出し開口部10aを形成し、アルミニ
ウム(i)電極9を形成することによってソース・ドレ
イン間耐圧V。8.が200〜600v程度のUSA
MOS FBTが完成する。この様子を第3図(f)に
示す。
膜5Cに電極取り出し開口部10aを形成し、アルミニ
ウム(i)電極9を形成することによってソース・ドレ
イン間耐圧V。8.が200〜600v程度のUSA
MOS FBTが完成する。この様子を第3図(f)に
示す。
一般的にMOS FBTは少数キャリアの蓄積がないた
め高−速スイツチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはFBTの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
め高−速スイツチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キャリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはFBTの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
換言すれば、いかにドレインの面接効率を上げるかとい
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはDSA MOS FETが
採用されている。
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはDSA MOS FETが
採用されている。
(発明が解決しようとする問題点)
しかしながら従来のDSA MOS FBTの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスg、、も大きなものが得
られる。
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスg、、も大きなものが得
られる。
これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。
しかしながら、従来のような構造でチャンネル幅を長く
とるためにチャンネル領域の面積を大きくすると、チッ
プサイズが大きくなり、そのため歩留りの低下が避けら
れない欠点があった。そこで、最近の技術においては、
微細加工技術を駆使してチャンネル幅を長くするような
方法が採られている。しかしながら、パターンが微細化
する程浅い拡散が必要となり、そのため細くて長いソー
ス領域パターンが形成されることになり、その抵抗値が
増大し、かえってオン抵抗が増大するような事態も生ず
る欠点があった。
とるためにチャンネル領域の面積を大きくすると、チッ
プサイズが大きくなり、そのため歩留りの低下が避けら
れない欠点があった。そこで、最近の技術においては、
微細加工技術を駆使してチャンネル幅を長くするような
方法が採られている。しかしながら、パターンが微細化
する程浅い拡散が必要となり、そのため細くて長いソー
ス領域パターンが形成されることになり、その抵抗値が
増大し、かえってオン抵抗が増大するような事態も生ず
る欠点があった。
上述した従来のDSA MOS FETではチャンネル
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば4〜5μmと
深くし、ソース領域を1μmと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスg。
領域とソース領域を二重拡散で形成しているため、チャ
ンネル領域が表面に沿う方向に見て不純物濃度勾配を有
することになり、その結果ソース領域の拡散の深さの不
均一性によってゲートしきい値電圧が変動することにな
る。このため、チャンネル領域を、例えば4〜5μmと
深くし、ソース領域を1μmと浅く形成して濃度勾配に
影響されないようにしている。しかしながら、このよう
にチャンネル領域が深くなると相互コンダクタンスg。
が小さくなってオン抵抗を低(することができず、その
ためスイッチングスピードが高速とならない欠点があっ
た。
ためスイッチングスピードが高速とならない欠点があっ
た。
このような欠点を除去するために、本発明者は特開昭6
1−158180号および同61−158181号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
1−158180号および同61−158181号公報
に記載されているように不純物のイオン注入によってチ
ャンネル領域を形成することを提案している。
例えば特開昭61−158180号公報においてはゲー
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭61−158181号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
ト多結晶シリコンパターンの上にオーバーハング状に絶
縁膜を形成し、チャンネル領域形成のためのイオン注入
はこの絶縁膜を透して行い、ソース領域形成のためのイ
オン注入は絶縁膜をマスクとして行うことによってチャ
ンネル領域を浅くしかも均一な不純物濃度で形成するよ
うにしている。また、特開昭61−158181号公報
では、ゲート多結晶シリコンパターンの上に選択的にマ
スクを形成してチャンネル領域形成のためのイオン注入
を行い、次にゲート多結晶シリコンパターンをマスクと
してソース領域形成のためのイオン注入を行って不純物
濃度が均一で浅いチャンネル領域を形成するようにして
いる。
しかしながら、これらの方法ではゲート多結晶シリコン
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
パターンがイオン注入のためのマスクとして作用してい
るため、このゲート多結晶シリコンパターンはソース領
域の上方まで延在させることはできず、ゲート多結晶シ
リコンパターンは薄いゲート酸化膜を介してエピタキシ
ャル層の表面上に形成せざるを得ない。一方、ゲート多
結晶シリコンパターンのエッヂでは電界集中が起こり易
いが、これによって薄いゲート酸化膜が破壊され、ゲー
トソース間で短絡が生じたり、ゲートしきい値電圧より
も低いゲート電圧で電流が流れるような事態が生ずる欠
点がある。
本発明は上述した点に鑑みて為されたもので、チャンネ
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中に
よる破壊をなくすことができ、さらにソース領域の上に
多結晶シリコンパターンを設けることによりソース領域
の表面濃度を高くし、その結果としてオン抵抗を低くす
ることができるとともにこの多結晶シリコンパターンを
配線に利用することによってパターンの微細化が可能と
なり、チャンネル幅を長くしてオン抵抗を一層低くする
ことができる縦形半導体装置およびその製造方法を提供
しようとするものである。
ル領域に不純物濃度勾配をなくしてゲートしきい値電圧
を安定とし、しかもゲート多結晶シリコンパターンのエ
ッヂ付近に厚い絶縁膜を設けてエッヂ部での電界集中に
よる破壊をなくすことができ、さらにソース領域の上に
多結晶シリコンパターンを設けることによりソース領域
の表面濃度を高くし、その結果としてオン抵抗を低くす
ることができるとともにこの多結晶シリコンパターンを
配線に利用することによってパターンの微細化が可能と
なり、チャンネル幅を長くしてオン抵抗を一層低くする
ことができる縦形半導体装置およびその製造方法を提供
しようとするものである。
(問題点を解決するだめの手段)
本発明の縦形半導体装置は、一導電型の半導体基体と、
この半導体基体の表面に形成された逆導電型の第1の半
導体領域と、この第1半導体領域内に形成された一導電
型の第2の半導体領域と、この第2半導体領域上に形成
された、一導電型の不純物を多量に含む多結晶半導体膜
パターンと、前記半導体基体の表面に形成された第1の
絶縁膜と、この第1絶縁膜上に、少なくとも前記第1お
よび第2の半導体領域と部分的に重なるように形成され
た半導体膜または導電体膜より成る第2の導体パターン
と、この第2導体パターンの上に形成された第2の絶縁
膜と、この第2絶縁膜上に、前記多結晶半導体パターン
と接続するように形成された金属電極膜とを具えること
を特徴とするものである。
この半導体基体の表面に形成された逆導電型の第1の半
導体領域と、この第1半導体領域内に形成された一導電
型の第2の半導体領域と、この第2半導体領域上に形成
された、一導電型の不純物を多量に含む多結晶半導体膜
パターンと、前記半導体基体の表面に形成された第1の
絶縁膜と、この第1絶縁膜上に、少なくとも前記第1お
よび第2の半導体領域と部分的に重なるように形成され
た半導体膜または導電体膜より成る第2の導体パターン
と、この第2導体パターンの上に形成された第2の絶縁
膜と、この第2絶縁膜上に、前記多結晶半導体パターン
と接続するように形成された金属電極膜とを具えること
を特徴とするものである。
さらに本発明による縦形半導体装置の製造方法は、一導
電型の半導体基体の表面に形成した逆導電型の第1の半
導体領域と、この逆導電型の半導体領域の内部に形成し
た一導電型の第2の半導体領域と、前記半導体基体の表
面に、前記第1右よび第2の半導体領域と部分的に重な
るように形成した第1絶縁膜と、この第1絶縁膜上に形
成した第1の導体パターンと、前記第2半導体領域上に
形成した第2の導体パターンとを具える縦形半導体装置
を製造するに当り、前記一導電型の半導体基体の表面に
多結晶半導体膜を形成する工程と、この多結晶半導体膜
を選択的に酸化して半導体基体上に厚い酸化膜を形成す
る工程と、この厚い酸化膜をマスクとして前記多結晶半
導体に逆導電型の不純物をイオン注入した後、熱処理を
施して半導体基体表面に前記第1半導体領域を拡散形成
する工程と、前記厚い酸化膜をマスクとして前記多結晶
半導体膜に一導電型の不純物を注入した後、熱処理を施
して前記第1半導体領域中に第2半導体領域を形成する
とともに多結晶半導体膜を前記第2導体パターンに変成
する工程と、前記厚い酸化膜をエツチングにより除去し
た後、半導体基体の表面および多結晶半導体膜の表面に
前記第1絶縁膜を形成する工程と、この第1絶縁膜上に
前記第1導体パターンを形成する工程と、この第1導体
パターンの上に第2の絶縁膜を形成する工程と、この第
2の絶縁膜上に、前記多結晶半導体膜より成る第2導体
パターンと接続するように金属電極膜を形成する工程と
を具えることを特徴とするものである。
電型の半導体基体の表面に形成した逆導電型の第1の半
導体領域と、この逆導電型の半導体領域の内部に形成し
た一導電型の第2の半導体領域と、前記半導体基体の表
面に、前記第1右よび第2の半導体領域と部分的に重な
るように形成した第1絶縁膜と、この第1絶縁膜上に形
成した第1の導体パターンと、前記第2半導体領域上に
形成した第2の導体パターンとを具える縦形半導体装置
を製造するに当り、前記一導電型の半導体基体の表面に
多結晶半導体膜を形成する工程と、この多結晶半導体膜
を選択的に酸化して半導体基体上に厚い酸化膜を形成す
る工程と、この厚い酸化膜をマスクとして前記多結晶半
導体に逆導電型の不純物をイオン注入した後、熱処理を
施して半導体基体表面に前記第1半導体領域を拡散形成
する工程と、前記厚い酸化膜をマスクとして前記多結晶
半導体膜に一導電型の不純物を注入した後、熱処理を施
して前記第1半導体領域中に第2半導体領域を形成する
とともに多結晶半導体膜を前記第2導体パターンに変成
する工程と、前記厚い酸化膜をエツチングにより除去し
た後、半導体基体の表面および多結晶半導体膜の表面に
前記第1絶縁膜を形成する工程と、この第1絶縁膜上に
前記第1導体パターンを形成する工程と、この第1導体
パターンの上に第2の絶縁膜を形成する工程と、この第
2の絶縁膜上に、前記多結晶半導体膜より成る第2導体
パターンと接続するように金属電極膜を形成する工程と
を具えることを特徴とするものである。
(作 用)
上述した本発明の縦形半導体装置においては、ソースま
たはドレイン領域を構成する一導電型の第2半導体領域
は、一導電型の不純物を多量に含む多結晶半導体膜から
の拡散により形成できるので、この第2半導体領域の表
面濃度を高くすることができるとともに浅くかつ均一に
形成でき、したがってオン抵抗を低くすることができる
。またこの多結晶半導体膜は配線に使用することができ
るためパターンの微細化が可能となり、チャンネル幅を
より一層短くすることができ、この点でもオン抵抗の低
減化が図れることになる。
たはドレイン領域を構成する一導電型の第2半導体領域
は、一導電型の不純物を多量に含む多結晶半導体膜から
の拡散により形成できるので、この第2半導体領域の表
面濃度を高くすることができるとともに浅くかつ均一に
形成でき、したがってオン抵抗を低くすることができる
。またこの多結晶半導体膜は配線に使用することができ
るためパターンの微細化が可能となり、チャンネル幅を
より一層短くすることができ、この点でもオン抵抗の低
減化が図れることになる。
さらに、ゲート電極パターンを構成する第2導体パター
ンは厚い第1絶縁膜を介して多結晶半導体膜パターンの
上に位置しているため、ゲート電極パターンのエッヂで
電界集中が起こっても絶縁破壊が生ずる恐れがなくなる
。
ンは厚い第1絶縁膜を介して多結晶半導体膜パターンの
上に位置しているため、ゲート電極パターンのエッヂで
電界集中が起こっても絶縁破壊が生ずる恐れがなくなる
。
(実施例)
第1図(a)〜Q′1)は本発明による縦形半導体装置
の一実施例の順次の製造工程における構成を示す断面図
である。
の一実施例の順次の製造工程における構成を示す断面図
である。
先ず、第1図(a)に示すように、n型不純物を高濃度
に含むn°型シリコン基板11の上に例えば1〜2Ω−
cmの比抵抗を有するn型シリコンエピタキシャル層1
2を、例えば10〜12μmの厚さに形成する。次に、
このn型エピタキシャル層12の表面にp゛型型半体体
層13、例えば4〜5μmの深さに形成する。
に含むn°型シリコン基板11の上に例えば1〜2Ω−
cmの比抵抗を有するn型シリコンエピタキシャル層1
2を、例えば10〜12μmの厚さに形成する。次に、
このn型エピタキシャル層12の表面にp゛型型半体体
層13、例えば4〜5μmの深さに形成する。
次に、n型エピタキシャル層12の表面に、不純物を含
まない多結晶シリコン膜14を約5000人の厚さに堆
積し、さらにその上に、例えば200〜500人または
1000〜2000人の厚さの酸化膜15を形成した後
、例えばSi3N、より成る耐酸化性絶縁膜16を、例
えば約1000人の厚さに形成した様子を第1図(b)
に示す。
まない多結晶シリコン膜14を約5000人の厚さに堆
積し、さらにその上に、例えば200〜500人または
1000〜2000人の厚さの酸化膜15を形成した後
、例えばSi3N、より成る耐酸化性絶縁膜16を、例
えば約1000人の厚さに形成した様子を第1図(b)
に示す。
次に耐酸化性絶縁膜16を選択的にエツチングした後、
これをマスクとして多結晶ンリコン膜14を選択的に酸
化し、約1.2μmの厚い酸化膜17を形成した様子を
第1図(C)に示す。
これをマスクとして多結晶ンリコン膜14を選択的に酸
化し、約1.2μmの厚い酸化膜17を形成した様子を
第1図(C)に示す。
続いてSi、N4より成る耐酸化性絶縁膜16を熱りン
酸またはフレオン系のドライエツチングにより除去した
後、上述したようにして選択的に形成された厚い酸化膜
17をマスクとしてp型不純物、例えばボロンイオンを
多結晶シリコン膜14にイオン注入する。その後、熱処
理を施し、このイオン注入された不純物を拡散させ、多
結晶シリコン膜14をp型に変成するとともにその下側
のエピタキシャル層12の表面にp型半導体領域18を
拡散形成する。この様子を第1図(d)に示す。
酸またはフレオン系のドライエツチングにより除去した
後、上述したようにして選択的に形成された厚い酸化膜
17をマスクとしてp型不純物、例えばボロンイオンを
多結晶シリコン膜14にイオン注入する。その後、熱処
理を施し、このイオン注入された不純物を拡散させ、多
結晶シリコン膜14をp型に変成するとともにその下側
のエピタキシャル層12の表面にp型半導体領域18を
拡散形成する。この様子を第1図(d)に示す。
次に、厚い酸化膜17をマスクとしてp型子結晶シリコ
ン膜14中にn型不純物を多量にイオン注入した後、熱
処理を施してp型子結晶シリコン膜をn型に変成すると
ともにp型半導体領域18の内部にn+型半導体領域を
拡散形成した様子を第1図(e)に示す。
ン膜14中にn型不純物を多量にイオン注入した後、熱
処理を施してp型子結晶シリコン膜をn型に変成すると
ともにp型半導体領域18の内部にn+型半導体領域を
拡散形成した様子を第1図(e)に示す。
次に、厚い酸化膜17をエツチングにより除去した後、
例えば500〜1000人のゲート絶縁酸化膜20を形
成した様子を第1図(f)に示す。このゲート酸化膜2
0は熱酸化により形成するが、この場合、n゛型多結晶
シリコン膜14の上に形成される酸化膜の膜厚は、単結
晶シリコンであるエピタキシャル層12の表面に形成さ
れる酸化膜の膜厚よりも厚くなる(2倍程度)。多結晶
シリコン膜上の酸化膜の膜厚をさらに厚くするために、
最初にウェット酸化を施した後、エピタキシャル層上の
酸化膜が消滅するまでエツチングを施し、さらに熱酸化
を施してゲート酸化膜を形成することもできる。このよ
うな方法ではウェット酸化により多結晶シリコン膜上に
形成される酸化膜の膜厚はエピタキシャル層上に形成さ
れる酸化膜の膜厚の十倍程度となるので、さらに良好で
ある。
例えば500〜1000人のゲート絶縁酸化膜20を形
成した様子を第1図(f)に示す。このゲート酸化膜2
0は熱酸化により形成するが、この場合、n゛型多結晶
シリコン膜14の上に形成される酸化膜の膜厚は、単結
晶シリコンであるエピタキシャル層12の表面に形成さ
れる酸化膜の膜厚よりも厚くなる(2倍程度)。多結晶
シリコン膜上の酸化膜の膜厚をさらに厚くするために、
最初にウェット酸化を施した後、エピタキシャル層上の
酸化膜が消滅するまでエツチングを施し、さらに熱酸化
を施してゲート酸化膜を形成することもできる。このよ
うな方法ではウェット酸化により多結晶シリコン膜上に
形成される酸化膜の膜厚はエピタキシャル層上に形成さ
れる酸化膜の膜厚の十倍程度となるので、さらに良好で
ある。
次に、ゲート酸化膜20の上に、n゛型多結晶シリコン
膜14と部分的に重畳するようにn゛型型詰結晶シリコ
ン膜り成るゲート導体パターン21を約5000への厚
さに形成した様子を第1図(g)に示す。
膜14と部分的に重畳するようにn゛型型詰結晶シリコ
ン膜り成るゲート導体パターン21を約5000への厚
さに形成した様子を第1図(g)に示す。
このゲート導体パターン21は、p1型多結晶シリコン
膜または高融点金属膜を以て形成することもできる。
膜または高融点金属膜を以て形成することもできる。
最後に、ゲート導体パターン21の上にCVD−3iO
□またはCVD−PSG膜より成る絶縁膜22を形成し
た後、n゛型多結晶シリコン膜14に対するコンタクト
ホールを形成し、その上にアルミニウムより成る金属電
極膜23を約3μmの厚さに形成した様子を第1図(社
)に示す。さらにn+型半導体基板11の裏面にドレイ
ン電極として作用する金属電極膜を被着することにより
耐圧が60V程度のMOS PETが完成する。
□またはCVD−PSG膜より成る絶縁膜22を形成し
た後、n゛型多結晶シリコン膜14に対するコンタクト
ホールを形成し、その上にアルミニウムより成る金属電
極膜23を約3μmの厚さに形成した様子を第1図(社
)に示す。さらにn+型半導体基板11の裏面にドレイ
ン電極として作用する金属電極膜を被着することにより
耐圧が60V程度のMOS PETが完成する。
本発明は上述した実施例に限定されるものではなく幾多
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、Mo、 Ni。
の変更や変形が可能である。例えば上述した実施例では
ゲート電極材料を多結晶シリコンとしたが、これに限ら
れるものではなく 、Mo、 Ni。
Cr、 Ti等の高融点金属や、モリブデンシリサイド
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、p導電型とn導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、n゛型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するp型半導体層と一体的にp゛型半導体層を形成した
が、このp゛型半導体層は必ずしも必要ではない。
、ニッケルシリサイド、白金シリサイド等の高融点金属
化合物とすることもできる。また、p導電型とn導電型
とは反対としてもよい。さらに、上述した実施例ではエ
ピタキシャル層表面にソース領域を形成し、n゛型基板
をドレイン領域としたが、この関係を逆にすることもで
きる。また、上述した実施例ではチャンネル領域を構成
するp型半導体層と一体的にp゛型半導体層を形成した
が、このp゛型半導体層は必ずしも必要ではない。
(発明の効果)
上述した本発明の効果を要約すると次の通りである。
(1)ソースまたはドレイン領域を構成するn+型半導
体領域を、n型不純物を多量に含む多結晶シリコンから
の拡散で形成できるため、きわめて制御性の良い浅い拡
散層が形成′できる。したがって、目的に応じてソース
またはドレイン領域を任意の高濃度とすることができ、
オーミックコンタクト抵抗の増大によるオン抵抗の増大
を防ぐことができる。また、その結果としてソースまた
はドレイン領域のパターン幅を小さくすることができ、
これにより微細化が可能となり、チャンネル幅を長く形
成することができる。
体領域を、n型不純物を多量に含む多結晶シリコンから
の拡散で形成できるため、きわめて制御性の良い浅い拡
散層が形成′できる。したがって、目的に応じてソース
またはドレイン領域を任意の高濃度とすることができ、
オーミックコンタクト抵抗の増大によるオン抵抗の増大
を防ぐことができる。また、その結果としてソースまた
はドレイン領域のパターン幅を小さくすることができ、
これにより微細化が可能となり、チャンネル幅を長く形
成することができる。
(2)ゲート導体パターンは厚い酸化膜を介してソース
またはドレイン導体パターンを構成する多結晶半導体膜
上に存在しているので、ゲート導体パターンのエッヂで
の電界集中によるゲート耐圧劣化を有効に防止すること
ができる。
またはドレイン導体パターンを構成する多結晶半導体膜
上に存在しているので、ゲート導体パターンのエッヂで
の電界集中によるゲート耐圧劣化を有効に防止すること
ができる。
(3)ソースまたはドレイン領域上の多結晶半導体膜は
導体パターンとして配線に利用することができるので、
バタ・−ンの微細化が可能となり、チャンネル幅をより
一層長くすることができ、これによってオン抵抗をさら
に低く抑えることができる。
導体パターンとして配線に利用することができるので、
バタ・−ンの微細化が可能となり、チャンネル幅をより
一層長くすることができ、これによってオン抵抗をさら
に低く抑えることができる。
第1図(a)〜(5)は本発明による縦形半導体装置の
一実施例の順次の製造工程における構成を示す断面図、 第2図(a)および(b)は従来の縦形半導体装置の構
造を示す平面図および断面図、 第3図(a)〜(f)は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 11・・・n゛型シリコン基板 12・・・n型エピタキシャル層 13・・・p゛型半導体層 14・・・多結晶シリコ
ン膜15・・・酸化膜 16・・・耐酸化性
絶縁膜17・・・厚い酸化膜 18・・・p型半
導体領域19・・・n゛型半導体領域 20・・・ゲー
ト酸化膜21・・・ゲート導体パターン 22・・・絶縁膜 23・・・金属電極膜特
許出願人 ティーディーケイ株式会社第 1図 第3図 (a) く 第3図 (d) (e) 第3図 (f)
一実施例の順次の製造工程における構成を示す断面図、 第2図(a)および(b)は従来の縦形半導体装置の構
造を示す平面図および断面図、 第3図(a)〜(f)は従来の縦形半導体装置の順次の
製造工程における構成を示す断面図である。 11・・・n゛型シリコン基板 12・・・n型エピタキシャル層 13・・・p゛型半導体層 14・・・多結晶シリコ
ン膜15・・・酸化膜 16・・・耐酸化性
絶縁膜17・・・厚い酸化膜 18・・・p型半
導体領域19・・・n゛型半導体領域 20・・・ゲー
ト酸化膜21・・・ゲート導体パターン 22・・・絶縁膜 23・・・金属電極膜特
許出願人 ティーディーケイ株式会社第 1図 第3図 (a) く 第3図 (d) (e) 第3図 (f)
Claims (1)
- 【特許請求の範囲】 1、一導電型の半導体基体と、 この半導体基体の表面に形成された逆導電型の第1の半
導体領域と、 この第1半導体領域内に形成された一導電型の第2の半
導体領域と、 この第2半導体領域上に形成された、一導電型の不純物
を多量に含む多結晶半導体膜パターンと、 前記半導体基体の表面に形成された第1の絶縁膜と、 この第1絶縁膜上に、少なくとも前記第1および第2の
半導体領域と部分的に重なるように形成された半導体膜
または導電体膜より成る第2の導体パターンと、 この第2導体パターンの上に形成された第2の絶縁膜と
、 この第2絶縁膜上に、前記多結晶半導体パターンと接続
するように形成された金属電極膜とを具えることを特徴
とする縦形半導体装置。 2、一導電型の半導体基体の表面に形成した逆導電型の
第1の半導体領域と、この逆導電型の半導体領域の内部
に形成した一導電型の第2の半導体領域と、前記半導体
基体の表面に、前記第1および第2の半導体領域と部分
的に重なるように形成した第1絶縁膜と、この第1絶縁
膜上に形成した第1の導体パターンと、前記第2半導体
領域上に形成した第2の導体パターンとを具える縦形半
導体装置を製造するに当り、 前記一導電型の半導体基体の表面に多結晶半導体膜を形
成する工程と、 この多結晶半導体膜を選択的に酸化して半導体基体上に
厚い酸化膜を形成する工程と、この厚い酸化膜をマスク
として前記多結晶半導体に逆導電型の不純物をイオン注
入した後、熱処理を施して半導体基体表面に前記第1半
導体領域を拡散形成する工程と、 前記厚い酸化膜をマスクとして前記多結晶半導体膜に一
導電型の不純物を注入した後、熱処理を施して前記第1
半導体領域中に第2半導体領域を形成するとともに多結
晶半導体膜を前記第2導体パターンに変成する工程と、
前記厚い酸化膜をエッチングにより除去し た後、半導体基体の表面および多結晶半導体膜の表面に
前記第1絶縁膜を形成する工程と、この第1絶縁膜上に
前記第1導体パターンを形成する工程と、 この第1導体パターンの上に第2の絶縁膜を形成する工
程と、 この第2の絶縁膜上に、前記多結晶半導体膜より成る第
2導体パターンと接続するように金属電極膜を形成する
工程とを具えることを特徴とする縦形半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62043177A JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62043177A JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63211765A true JPS63211765A (ja) | 1988-09-02 |
Family
ID=12656601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62043177A Pending JPS63211765A (ja) | 1987-02-27 | 1987-02-27 | 縦形半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63211765A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5160985A (en) * | 1989-01-06 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
US5171698A (en) * | 1991-04-09 | 1992-12-15 | Oki Electric Industry Co., Ltd. | Method of fabrication of MOS transistor |
-
1987
- 1987-02-27 JP JP62043177A patent/JPS63211765A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5160985A (en) * | 1989-01-06 | 1992-11-03 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
US5171698A (en) * | 1991-04-09 | 1992-12-15 | Oki Electric Industry Co., Ltd. | Method of fabrication of MOS transistor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5547885A (en) | Method of making asymmetric LDD transistor | |
KR940006702B1 (ko) | 모스패트의 제조방법 | |
JP3915180B2 (ja) | トレンチ型mos半導体装置およびその製造方法 | |
US7732862B2 (en) | Power semiconductor device having improved performance and method | |
JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
JPH0745831A (ja) | 炭化シリコン縦形mosfetの作成方法とそのデバイス | |
JP4063353B2 (ja) | トレンチゲート型mos電界効果トランジスタの製造方法 | |
KR100189964B1 (ko) | 고전압 트랜지스터 및 그 제조방법 | |
JPS6237965A (ja) | 縦形半導体装置およびその製造方法 | |
KR19990050418A (ko) | 이중 필드판 구조를 갖는 전력소자 | |
JP3997886B2 (ja) | 炭化珪素半導体装置の製造方法 | |
EP0776048A2 (en) | MOS gated device base region with high breakdown resistance | |
JPS63211765A (ja) | 縦形半導体装置およびその製造方法 | |
JPH10335660A (ja) | 半導体装置およびその製造方法 | |
JPS6225457A (ja) | 縦形半導体装置の製造方法 | |
JPS6344769A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JPS63227059A (ja) | 半導体装置およびその製造方法 | |
JPS62229977A (ja) | 導電変調型mosfetの製造方法 | |
WO2022096908A1 (ja) | 半導体装置及びその製造方法 | |
US6541318B2 (en) | Manufacturing process of a high integration density power MOS device | |
JP4179811B2 (ja) | 縦型mosfetの製造方法 | |
JPS6225456A (ja) | 縦形半導体装置及びその製造方法 | |
JPH0491481A (ja) | Mis電界効果トランジスタ | |
JPS6226859A (ja) | 縦形半導体装置およびその製造方法 | |
KR910009042B1 (ko) | 반도체장치의 제조방법 |