JPS63209334A - 量子化器 - Google Patents
量子化器Info
- Publication number
- JPS63209334A JPS63209334A JP4140587A JP4140587A JPS63209334A JP S63209334 A JPS63209334 A JP S63209334A JP 4140587 A JP4140587 A JP 4140587A JP 4140587 A JP4140587 A JP 4140587A JP S63209334 A JPS63209334 A JP S63209334A
- Authority
- JP
- Japan
- Prior art keywords
- output
- stage
- quantizer
- integrator
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001629 suppression Effects 0.000 claims abstract description 30
- 230000010354 integration Effects 0.000 claims abstract description 13
- 238000013139 quantization Methods 0.000 claims description 15
- 230000001934 delay Effects 0.000 claims description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 230000004069 differentiation Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は語長の長いディジタル信号を高速サンプリング
された語長の短いディジタル信号に変換するオーバーサ
ンプリング量子化器の一種である多段雑音抑圧量子化器
に関し、特にS/N特性を劣化させずに出力語長(出力
レベル数)を短くすることのできる量子化器に関するも
のである。
された語長の短いディジタル信号に変換するオーバーサ
ンプリング量子化器の一種である多段雑音抑圧量子化器
に関し、特にS/N特性を劣化させずに出力語長(出力
レベル数)を短くすることのできる量子化器に関するも
のである。
従来の量子化器としては、例えば、インターナショナル
コンファレンスオンアコースティックスピーチアンドシ
グナルプロセッシング(International
Conferenceon Acoustic 5pe
echand Signa]、 Processing
1986)すなわち1986年音響音声信号処理国際
学会論文集の第1545〜1548頁、或いは公開特許
公報昭和61年第1921.27号に記載されているも
のがある。
コンファレンスオンアコースティックスピーチアンドシ
グナルプロセッシング(International
Conferenceon Acoustic 5pe
echand Signa]、 Processing
1986)すなわち1986年音響音声信号処理国際
学会論文集の第1545〜1548頁、或いは公開特許
公報昭和61年第1921.27号に記載されているも
のがある。
第5図は、上記の文献に記載された従来の量子化器の一
例のブロック図であり、(A)は2段、(B)は3段の
従属接続の場合を示す。
例のブロック図であり、(A)は2段、(B)は3段の
従属接続の場合を示す。
この量子化器は、1重積分雑音抑圧特性を有する1重積
分形デルタシグマ量子化器を多段従属接続したものであ
り、従属接続した段数分の次数の積分雑音抑圧特性が得
られ、この積分次数が高ければ高いほど高いS/N特性
を有する量子化器となる。
分形デルタシグマ量子化器を多段従属接続したものであ
り、従属接続した段数分の次数の積分雑音抑圧特性が得
られ、この積分次数が高ければ高いほど高いS/N特性
を有する量子化器となる。
第5図において、11は1一段目入力、】2は1段目出
力、13は1段目の量子化雑音出力であり、同時に2段
目入力である。14は2段出力。15は2段目の量子化
雑音出力であり、同時に3段目入力となる。また、16
は3段目出力であり、12.14.16は+1と−1と
の2値が出力される。
力、13は1段目の量子化雑音出力であり、同時に2段
目入力である。14は2段出力。15は2段目の量子化
雑音出力であり、同時に3段目入力となる。また、16
は3段目出力であり、12.14.16は+1と−1と
の2値が出力される。
また、20.21.22は積分器、30.31.32は
積分器出力の値を判定して+1か−1を出力する比較器
、40.4】、42は1タイミングおくらせるディレー
回路、50.51.52は微分器である。
積分器出力の値を判定して+1か−1を出力する比較器
、40.4】、42は1タイミングおくらせるディレー
回路、50.51.52は微分器である。
また、70.71.72は負帰還回路、80.81は差
信号回路、90ば加算回路である。
信号回路、90ば加算回路である。
また、12の出力値をYl、14の出力値をY2.16
の出力値をY3とし、ディレー回路及び微分器の出力を
図示のようにY、′、Y 、’ 、Y2’、 Y2”、
Y1′、Y3″とする。そしてY1′とY 2’との加
算出力、又はY、′とY2#とY3#との加算出力をY
、とする。
の出力値をY3とし、ディレー回路及び微分器の出力を
図示のようにY、′、Y 、’ 、Y2’、 Y2”、
Y1′、Y3″とする。そしてY1′とY 2’との加
算出力、又はY、′とY2#とY3#との加算出力をY
、とする。
上記の1重積分形デルタシグマ量子化器とは、図示のご
とく、人力信号を積分する積分器20と、該積分器20
の出力レベルに応じて2値の信号を出力する比較器30
と、該比較器30の出力を上記積分器20に負帰還する
負帰還回路70とからなる回路である。また、そのよう
な1重積分形デルタシグマ量子化器を従属接続するには
、上記1段目の量子化器の量子化雑音、すなわち上記積
分器20の出力と上記比較器30の出力との差信号(差
信号回路80の出力)を、2段目の量子化器に入力とし
て与え、かつ、1段目の比較器30の出力を1タイミン
グ遅延させるディレー回路40の出力と、2段目の比較
器31の出力を微分する微分器50の出力とを加算器9
0で加算した値を出力信号とするものである。
とく、人力信号を積分する積分器20と、該積分器20
の出力レベルに応じて2値の信号を出力する比較器30
と、該比較器30の出力を上記積分器20に負帰還する
負帰還回路70とからなる回路である。また、そのよう
な1重積分形デルタシグマ量子化器を従属接続するには
、上記1段目の量子化器の量子化雑音、すなわち上記積
分器20の出力と上記比較器30の出力との差信号(差
信号回路80の出力)を、2段目の量子化器に入力とし
て与え、かつ、1段目の比較器30の出力を1タイミン
グ遅延させるディレー回路40の出力と、2段目の比較
器31の出力を微分する微分器50の出力とを加算器9
0で加算した値を出力信号とするものである。
上記のように、1重積分形デルタシグマ量子化器を単位
段として、これを2個以上従属接続し、1段目の量子化
雑音を2段目の入力として2段目の量子化器で量子化し
、その出力を微分して1段目の出力に加算することによ
り、1段目の量子化雑音を打ち消すことが出来る。
段として、これを2個以上従属接続し、1段目の量子化
雑音を2段目の入力として2段目の量子化器で量子化し
、その出力を微分して1段目の出力に加算することによ
り、1段目の量子化雑音を打ち消すことが出来る。
このように順次、1段前の量子化雑音を入力とし、その
微分信号を加算することによって1段前の量子化雑音を
打消すことにより、従属接続した段数分の積分雑音抑圧
特性を得ることが出来る。
微分信号を加算することによって1段前の量子化雑音を
打消すことにより、従属接続した段数分の積分雑音抑圧
特性を得ることが出来る。
次に、上記の装置における出力レベル数について説明す
る。
る。
まず、第5図(A)の場合、Y2、Y2の値は十]、、
−1の2イ直である。そしてY1′はYlをディレーす
るだけなので+1、−1の2値である。
−1の2イ直である。そしてY1′はYlをディレーす
るだけなので+1、−1の2値である。
しかし、Y2′はY2の微分値なので、Z関数ではY2
′=Y2−Y2・z−1と表わされ、現在のY2と一つ
前のY2との差である。このため、Y2′の値としては
、+1+1、+1−1、−1+1、−1−1の4通りの
出力があり、結局Y2′の値は2.0、−2の3値とな
る。
′=Y2−Y2・z−1と表わされ、現在のY2と一つ
前のY2との差である。このため、Y2′の値としては
、+1+1、+1−1、−1+1、−1−1の4通りの
出力があり、結局Y2′の値は2.0、−2の3値とな
る。
また、Y4はY、′とY 2’の加算であるため、その
出力は3.1、−1、−3の4値をとる。すなわち、出
力レベル数は4(2ビット)である。
出力は3.1、−1、−3の4値をとる。すなわち、出
力レベル数は4(2ビット)である。
なお、この回路は2重積分雑音抑圧特性を有する。
次に、第5図(B)の場合も(A)と同様に出カイ直を
求めると、Y3、Y2、Y3は+1、−1の2値である
。また5Y1′はY、の2タイミングデイレーであり、
出力値は+1、−1と変わらない。
求めると、Y3、Y2、Y3は+1、−1の2値である
。また5Y1′はY、の2タイミングデイレーであり、
出力値は+1、−1と変わらない。
また、Y2′、Y3′はY2、Y3の微分値なので、(
A)と同様に、2.0、−2の3値をとる。
A)と同様に、2.0、−2の3値をとる。
Y2′はこの1タイミングデイレーなので、2.0、−
2の3値である。
2の3値である。
また、 Y3’はY3′の微分であり、このため、4.
2.01−2、−4の5値をとる。
2.01−2、−4の5値をとる。
更に、Y4はY 1 ’ + Y 2 ’ + Y 3
′の加算であり、7.5.3.1、−1、−3.−5、
−7の8値をとる。すなわち、出力レベル数は8(4ビ
ット)である。
′の加算であり、7.5.3.1、−1、−3.−5、
−7の8値をとる。すなわち、出力レベル数は8(4ビ
ット)である。
なお、この回路は3重積分雑音抑圧特性を有する。
上記のごとく、従来技術における1ビット出力(出力レ
ベル数が2値)の1重積分形デルタシグマ量子化器を多
段化する方式においては、2重積分雑音抑圧特性の量子
化器では2ビット(4値)。
ベル数が2値)の1重積分形デルタシグマ量子化器を多
段化する方式においては、2重積分雑音抑圧特性の量子
化器では2ビット(4値)。
3重積分雑音抑圧特性の量子化器では3ビット(8値)
の出力が出る。そのため、後続の回路の動作速度に問題
が生じる。
の出力が出る。そのため、後続の回路の動作速度に問題
が生じる。
例えば、第4図(A)は、前記第5図(B)の3重積分
雑音抑圧特性の量子化器100にパルス数変調方式D/
A変換器(PNM回路)110を付加した場合における
出力波形図であり、この場合、PNM回路110は、量
子化器100のディジタル出力周波数の8倍の速度で動
作しなければならない。
雑音抑圧特性の量子化器100にパルス数変調方式D/
A変換器(PNM回路)110を付加した場合における
出力波形図であり、この場合、PNM回路110は、量
子化器100のディジタル出力周波数の8倍の速度で動
作しなければならない。
このため高速のD/A変換器及び高い周波数の発振器が
必要になるという問題があった。
必要になるという問題があった。
本発明は、上記のごとき従来技術の問題点、すなわち量
子化器の後段にパルス数変調方式やパルス幅変調方式の
D/A変換器を接続したときに高速動作が必要になると
いう問題を解決するため、S/N特性を劣化させること
なしに、出力のビット数を少なくすることの出来る量子
化器を提供することを目的とするものである。
子化器の後段にパルス数変調方式やパルス幅変調方式の
D/A変換器を接続したときに高速動作が必要になると
いう問題を解決するため、S/N特性を劣化させること
なしに、出力のビット数を少なくすることの出来る量子
化器を提供することを目的とするものである。
」1記の目的を達成するため、本発明においては、1重
積分デルタシグマ量子化器を単位段とし、前8一 段の量子化器の量子化雑音を次段の量子化器に入力とし
て与え、かつ、前段の比較器の出力を遅延させた出力に
次段の比較器の出力を微分した出力を加算した値を出力
信号とすることによって前段の量子化雑音を打ち消すよ
うに上記の単位段を複数個従属接続した多段積分雑音抑
圧量子化器において、直列に接続され前の積分器の出力
を順次積分する複数個の積分器と、該積分器のうちの最
終の積分器の出力レベルに応じた信号を出力する比較器
と、該比較器の出力を上記複数の積分器の入力にそれぞ
れ負帰還する回路とを備えた多重積分デルタシグマ量子
化器(例えば2重積分デルタシグマ量子化器)を、多段
積分雑音抑圧量子化器の単位段として少なくとも1段以
上設けるように構成している。
積分デルタシグマ量子化器を単位段とし、前8一 段の量子化器の量子化雑音を次段の量子化器に入力とし
て与え、かつ、前段の比較器の出力を遅延させた出力に
次段の比較器の出力を微分した出力を加算した値を出力
信号とすることによって前段の量子化雑音を打ち消すよ
うに上記の単位段を複数個従属接続した多段積分雑音抑
圧量子化器において、直列に接続され前の積分器の出力
を順次積分する複数個の積分器と、該積分器のうちの最
終の積分器の出力レベルに応じた信号を出力する比較器
と、該比較器の出力を上記複数の積分器の入力にそれぞ
れ負帰還する回路とを備えた多重積分デルタシグマ量子
化器(例えば2重積分デルタシグマ量子化器)を、多段
積分雑音抑圧量子化器の単位段として少なくとも1段以
上設けるように構成している。
すなわち、3重以上の積分雑音抑圧特性を実現する場合
に、従来は、1重積分デルタシグマ量子化器の多段従属
接続を用いていたのに対し、本発明においては、多重積
分(2重積分以上)のデルタシグマ量子化器を単位段と
して従属接続することを最も主要な特徴とする。
に、従来は、1重積分デルタシグマ量子化器の多段従属
接続を用いていたのに対し、本発明においては、多重積
分(2重積分以上)のデルタシグマ量子化器を単位段と
して従属接続することを最も主要な特徴とする。
上記のごとき構成を用いることにより、本発明において
は、従来の技術に比して、同一次数の積分雑音抑圧特性
で出力ビット数を1ビット以上減らすこと(出力レベル
数を1/2以下にすること)ができる。
は、従来の技術に比して、同一次数の積分雑音抑圧特性
で出力ビット数を1ビット以上減らすこと(出力レベル
数を1/2以下にすること)ができる。
第1図は、本発明の第1の実施例のブロック図である。
第1図において、1】は入力、12は1段目出力、13
は1段目量子化雑音出力で、かつ2段目入力、14は2
段出力である。また、20.25.26は積分器、30
.35は比較器、40は1タイミングのディレー回路、
54は微分器、70.75は負帰還回路、80は差信号
回路、92は加算回路である。また、Y□は1段目出力
、Y2は2段目出力、Y、′はYlのディレー出力、Y
2′はY2.の微分出力、Y4はY1′とY2′の加算
出力である。
は1段目量子化雑音出力で、かつ2段目入力、14は2
段出力である。また、20.25.26は積分器、30
.35は比較器、40は1タイミングのディレー回路、
54は微分器、70.75は負帰還回路、80は差信号
回路、92は加算回路である。また、Y□は1段目出力
、Y2は2段目出力、Y、′はYlのディレー出力、Y
2′はY2.の微分出力、Y4はY1′とY2′の加算
出力である。
また、破線で囲んだ部分60は1重積分形デルタシグマ
量子化器を示し、61は2重積分形デルタシグマ量子化
器を示す。
量子化器を示し、61は2重積分形デルタシグマ量子化
器を示す。
上記の実施例においては、1段目の量子化器としては従
来と同じ1重積分形デルタシグマ量子化器60を用いて
いるが、2段目には2重積分形デルタシグマ量子化器6
1を用いている。
来と同じ1重積分形デルタシグマ量子化器60を用いて
いるが、2段目には2重積分形デルタシグマ量子化器6
1を用いている。
この2重積分形デルタシグマ量子化器61は、図示のご
とく、入力信号(前段の量子化雑音)13を第1の積分
器25で積分したものを更に第2の積分器26で積分し
、それを比較器35で判定して2値の信号とした出力を
、上記第1と第2の積分器の入力に負帰還するものであ
り、2重の積分雑音抑圧特性を有する。したがって、第
1図の回路は、1段目と2段目との総合で3重積分雑音
抑圧特性を有する。 次に、第1図の回路における出力
レベル数について説明する。
とく、入力信号(前段の量子化雑音)13を第1の積分
器25で積分したものを更に第2の積分器26で積分し
、それを比較器35で判定して2値の信号とした出力を
、上記第1と第2の積分器の入力に負帰還するものであ
り、2重の積分雑音抑圧特性を有する。したがって、第
1図の回路は、1段目と2段目との総合で3重積分雑音
抑圧特性を有する。 次に、第1図の回路における出力
レベル数について説明する。
第1図の回路において、YlとY2は+1、−1の2値
をとる。また、Y1′は+1.−1の2値、Y2′は+
2.0、−2の3値をとり、その加算出力であるY4は
3.1、−1、−3の44直をとる。
をとる。また、Y1′は+1.−1の2値、Y2′は+
2.0、−2の3値をとり、その加算出力であるY4は
3.1、−1、−3の44直をとる。
上記のごとく、第1図の実施例においては、3重積分雑
音抑圧特性を有しながら、出力レベル数は4(2ビット
)であり、従来方式で同等の3重積分雑音抑圧特性を有
する第5図(B)に比して出力レベル数が1/2になる
。
音抑圧特性を有しながら、出力レベル数は4(2ビット
)であり、従来方式で同等の3重積分雑音抑圧特性を有
する第5図(B)に比して出力レベル数が1/2になる
。
このため、従来方式の3重積分雑音抑圧特性量子化器で
は、3ビット分解能のD/A変換器が必要であったのに
対し、本発明によれば2ビット分解能のD/A変換器で
済むことになる。
は、3ビット分解能のD/A変換器が必要であったのに
対し、本発明によれば2ビット分解能のD/A変換器で
済むことになる。
第4図(B)は、上記第1図の3重積分雑音抑圧特性量
子化器101にパルス数変調方式のD/A変換器(PN
M回路)111を付加した場合における出力波形図であ
り、この場合PNM回路111は、量子化器101のデ
ィジタル出力周波数の4倍の速度で動作で動作すればよ
い。したがって、前記第4図(A)に示した従来方式の
量子化器を用いたときに比して動作速度を172にする
ことができる。このため、量子化器の後段に接続するD
/A変換器の速度が同一である場合には、従来方式より
2倍のオーバーサンプリングを行うことが出来るので、
必要な帯域内の量子化雑音を減少させることが出来、高
S/N化を実現することが出来る。
子化器101にパルス数変調方式のD/A変換器(PN
M回路)111を付加した場合における出力波形図であ
り、この場合PNM回路111は、量子化器101のデ
ィジタル出力周波数の4倍の速度で動作で動作すればよ
い。したがって、前記第4図(A)に示した従来方式の
量子化器を用いたときに比して動作速度を172にする
ことができる。このため、量子化器の後段に接続するD
/A変換器の速度が同一である場合には、従来方式より
2倍のオーバーサンプリングを行うことが出来るので、
必要な帯域内の量子化雑音を減少させることが出来、高
S/N化を実現することが出来る。
なお、パルス幅変調方式のD/A変換器を用いても同様
である。
である。
次に、第2図は、本発明の第2の実施例のブロック図で
ある。
ある。
第2図において、11は入力、25.26は積分器、3
5は比較器、46.47は1タイミングのディレー回路
、56.57は微分器、75.76は負帰還回路、82
は差信号回路、93は加算回路、Y□は1段目出力、Y
2は2段目出力、Y、′はYlのディレー出力、Y□′
はY、′のディレー出力、Y2′はY2の微分出力、Y
2′はY2′の微分出力、Y4はY、#とY2#との加
算出力である。
5は比較器、46.47は1タイミングのディレー回路
、56.57は微分器、75.76は負帰還回路、82
は差信号回路、93は加算回路、Y□は1段目出力、Y
2は2段目出力、Y、′はYlのディレー出力、Y□′
はY、′のディレー出力、Y2′はY2の微分出力、Y
2′はY2′の微分出力、Y4はY、#とY2#との加
算出力である。
また、破線で囲んだ部分62.63は、共に2重積分形
デルタシグマ量子化器を示す。
デルタシグマ量子化器を示す。
上記の実施例においては、1段目及び2段目の量子化器
として、共に2重積分形デルタシグマ量子化器を用いて
いる。したがって第2図の回路は、4重積分雑音抑圧特
性を有する。
として、共に2重積分形デルタシグマ量子化器を用いて
いる。したがって第2図の回路は、4重積分雑音抑圧特
性を有する。
第2図の回路においては、Y、′ば+1−と−1との2
値をとり、またY2#は4.2.01−2、−4の5値
をとる。したがってY4は+5、+3、+1、−1、−
3.−5の6値をとる。
値をとり、またY2#は4.2.01−2、−4の5値
をとる。したがってY4は+5、+3、+1、−1、−
3.−5の6値をとる。
上記のごとく、第2図の回路は4重積分雑音抑圧特性を
有する回路であって、前記第5図(B)に示す従来方式
の3重積分雑音抑圧特性の回路より高性能を有しながら
、その出力レベル数は6(3ビット)と少なく、更に、
従来方式で同等の雑音抑圧特性を有する4重積分雑音抑
圧特性量子化器の出力レベル数16(後記第1表に記載
)と比較すれば172以下である。
有する回路であって、前記第5図(B)に示す従来方式
の3重積分雑音抑圧特性の回路より高性能を有しながら
、その出力レベル数は6(3ビット)と少なく、更に、
従来方式で同等の雑音抑圧特性を有する4重積分雑音抑
圧特性量子化器の出力レベル数16(後記第1表に記載
)と比較すれば172以下である。
次に、第3図は、本発明の第3の実施例のブロック図で
ある。
ある。
第3図において、11は入力、23.24.25.26
は積分器、33.34.35は比較器、43.44.4
5は1タイミングのディレー回路、53.54.55は
微分器、73.74.75.76は負帰還回路、82.
83は差信号回路、9】は加算回路である。
は積分器、33.34.35は比較器、43.44.4
5は1タイミングのディレー回路、53.54.55は
微分器、73.74.75.76は負帰還回路、82.
83は差信号回路、9】は加算回路である。
この実施例においては、1段目と2段目の量子化器とし
ては従来と同じ1重積分形デルタシグマ量子化器を用い
、3段目にのみ2重積分形デルタシグマ量子化器を用い
ている。
ては従来と同じ1重積分形デルタシグマ量子化器を用い
、3段目にのみ2重積分形デルタシグマ量子化器を用い
ている。
したがって、この実施例の回路は4重積分雑音抑圧特性
を有し、その出力レベル数は8である。
を有し、その出力レベル数は8である。
次に、種々の積分次数における出力レベル数を、1重積
分形デルタシグマ量子化器のみを用いた従来方式と2重
積分形デルタシグマ量子化器を少なくとも1段以上組合
せた本発明との場合を対比して下記第1表に示す。なお
、第1表は、比較器が1ビット(+1と−1とを出力す
る)の場合における全体の積分次数と各段の量子化器の
積分次数と出力レベル数の関係を例示している。
分形デルタシグマ量子化器のみを用いた従来方式と2重
積分形デルタシグマ量子化器を少なくとも1段以上組合
せた本発明との場合を対比して下記第1表に示す。なお
、第1表は、比較器が1ビット(+1と−1とを出力す
る)の場合における全体の積分次数と各段の量子化器の
積分次数と出力レベル数の関係を例示している。
上記第1表から判るように、本発明を用いると同一積分
次数においては出力レベル数が従来のものより少なくな
り、特に、全ての段に2重積分形デルタシグマ量子化器
を用いた場合にその効果が顕著になる。
次数においては出力レベル数が従来のものより少なくな
り、特に、全ての段に2重積分形デルタシグマ量子化器
を用いた場合にその効果が顕著になる。
なお、これまでの実施例においては、2重積分形デルタ
シグマ量子化器を用いたものについて例示したが、3重
以上の多重積分形デルタシグマ量子化器を用いることも
勿論可能である 〔発明の効果〕 以上説明したごとく、本発明においては、量子化器の出
力値の数を従来方式の1/2程度以下に減少させること
が出来、このため、この値をアナグロ値に変換するD/
A変換器の分解能を低くすることが出来る。したがって
、D/A変換器と量子化器をLSI等に混載する際に、
D/A変換器の回路規模を小さくすることが出来るとい
う効果がある。また、D/A変換器にパルス数変調方式
、又はパルス幅変調方式のD/A変換器を用いた場合に
は、その動作速度を1/2以下にすることが−16= 出来るし、逆に、同一の動作速度のD/A変換器であれ
ば従来方式より2倍のオーバーサンプリングを行うこと
が出来るので、必要な帯域内の量子化雑音を減少させる
ことが出来、高S/N化を実現することが出来る、等の
優れた効果が得られる。
シグマ量子化器を用いたものについて例示したが、3重
以上の多重積分形デルタシグマ量子化器を用いることも
勿論可能である 〔発明の効果〕 以上説明したごとく、本発明においては、量子化器の出
力値の数を従来方式の1/2程度以下に減少させること
が出来、このため、この値をアナグロ値に変換するD/
A変換器の分解能を低くすることが出来る。したがって
、D/A変換器と量子化器をLSI等に混載する際に、
D/A変換器の回路規模を小さくすることが出来るとい
う効果がある。また、D/A変換器にパルス数変調方式
、又はパルス幅変調方式のD/A変換器を用いた場合に
は、その動作速度を1/2以下にすることが−16= 出来るし、逆に、同一の動作速度のD/A変換器であれ
ば従来方式より2倍のオーバーサンプリングを行うこと
が出来るので、必要な帯域内の量子化雑音を減少させる
ことが出来、高S/N化を実現することが出来る、等の
優れた効果が得られる。
第1図乃至第3図はそれぞれ本発明の実施例図、第4図
は従来方式と本発明との3重積分雑音抑圧特性量子化器
にパルス数変調方式D/A変換器を接続した場合におけ
る出力波形図、第5図は従来装置の一例図である。 〈符号の説明〉 11・・・1段目入力
は従来方式と本発明との3重積分雑音抑圧特性量子化器
にパルス数変調方式D/A変換器を接続した場合におけ
る出力波形図、第5図は従来装置の一例図である。 〈符号の説明〉 11・・・1段目入力
Claims (3)
- (1)入力信号を積分する積分器と、該積分器の出力レ
ベルに応じた信号を出力する比較器と、該比較器の出力
を上記積分器に負帰還する回路とからなる1重積分形デ
ルタシグマ量子化器を単位段とし、前段の量子化器の量
子化雑音、すなわち上記積分器の出力と上記比較器の出
力との差信号を次段の量子化器に入力として与え、かつ
、前段の比較器の出力を遅延させた出力に次段の比較器
の出力を微分した出力を加算した値を出力信号とするこ
とによって前段の量子化雑音を打ち消すように上記の単
位段を複数個従属接続した多段積分雑音抑圧量子化器に
おいて、直列に接続され前の積分器の出力を順次積分す
る複数個の積分器と、該積分器のうちの最終の積分器の
出力レベルに応じた信号を出力する比較器と、該比較器
の出力を上記複数の積分器の入力にそれぞれ負帰還する
回路とを備えた多重積分形デルタシグマ量子化器を、上
記多段積分雑音抑圧量子化器の単位段として少なくとも
1段以上設けたことを特徴とする量子化器。 - (2)入力信号を積分する第1の積分器と、該第1の積
分器の出力を積分する第2の積分器と、該第2の積分器
の出力レベルに応じた信号を出力する比較器と、該比較
器の出力を上記第1及び第2の積分器の入力に負帰還す
る回路とを備えた2重積分形デルタシグマ量子化器を2
段目に用い、1段目の上記1重積分形デルタシグマ量子
化器と従属接続し、かつ、上記1重積分形デルタシグマ
量子化器の出力を1タイミング遅延させるディレー回路
と、上記2重積分形デルタシグマ量子化器の出力を微分
する微分器と、上記ディレー回路の出力と上記微分器の
出力とを加算する加算回路とを備え、3重積分雑音抑圧
特性を有しながら出力語長が2ビットであることを特徴
とする特許請求の範囲第1項記載の量子化器。 - (3)入力信号を積分する第1の積分器と、該第1の積
分器の出力を積分する第2の積分器と、該第2の積分器
の出力レベルに応じた信号を出力する比較器と、該比較
器の出力を上記第1及び第2の積分器の入力に負帰還す
る回路とを備えた2重積分形デルタシグマ量子化器を1
段目及び2段目に用いて、それらを従属接続し、かつ、
1段目の2重積分形デルタシグマ量子化器の出力を2タ
イミング遅延させるディレー回路と、2段目の2重積分
形デルタシグマ量子化器の出力を2度微分する微分器と
、上記ディレー回路の出力と上記微分器の出力とを加算
する加算回路とを備え、4重積分雑音抑圧特性を有しな
がら出力語長が3ビットであることを特徴とする特許請
求の範囲第1項記載の量子化器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140587A JPH0683150B2 (ja) | 1987-02-26 | 1987-02-26 | 量子化器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140587A JPH0683150B2 (ja) | 1987-02-26 | 1987-02-26 | 量子化器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63209334A true JPS63209334A (ja) | 1988-08-30 |
JPH0683150B2 JPH0683150B2 (ja) | 1994-10-19 |
Family
ID=12607453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4140587A Expired - Lifetime JPH0683150B2 (ja) | 1987-02-26 | 1987-02-26 | 量子化器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0683150B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5124703A (en) * | 1990-04-05 | 1992-06-23 | Matsushita Electric Industrial Co., Ltd. | Digital signal requantizing circuit using multistage noise shaping |
WO2013157127A1 (ja) * | 2012-04-19 | 2013-10-24 | トヨタ自動車株式会社 | Δς変調器及びδς型a/d変換器 |
-
1987
- 1987-02-26 JP JP4140587A patent/JPH0683150B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5124703A (en) * | 1990-04-05 | 1992-06-23 | Matsushita Electric Industrial Co., Ltd. | Digital signal requantizing circuit using multistage noise shaping |
WO2013157127A1 (ja) * | 2012-04-19 | 2013-10-24 | トヨタ自動車株式会社 | Δς変調器及びδς型a/d変換器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0683150B2 (ja) | 1994-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2543095B2 (ja) | オ―バ―サンプリング型d/a変換器 | |
US4876542A (en) | Multiple output oversampling A/D converter with each output containing data and noise | |
US5243345A (en) | Sigma-delta modulator having a plural order loop filter with successive filter sections of successively smaller signal excursion range | |
JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
JPH0797749B2 (ja) | アナログ・デイジタル変換器のデルタ・シグマ変調回路 | |
JPH05110442A (ja) | 高次シグマ−デルタ変調器の安定化方法および構成 | |
JP3033162B2 (ja) | ノイズシェーピング回路 | |
JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
JP3290314B2 (ja) | 3つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
JPH08330967A (ja) | デルタ・シグマ変調回路 | |
JP2002076898A (ja) | ノイズシェーパ | |
JP2006521712A (ja) | ビット・バイナリ・レート・マルチプライヤで構成されるバイカッド型フィルタ回路 | |
US6600789B1 (en) | Signal processing method and device | |
JPS63209334A (ja) | 量子化器 | |
JPH01117527A (ja) | コード変換器 | |
KR102037610B1 (ko) | Sar 양자화기를 사용하는 델타 시그마 adc | |
JP3048007B2 (ja) | A/d変換回路 | |
JP2624290B2 (ja) | オーバーサンプリング型ビット圧縮装置 | |
JPH02186719A (ja) | アナログ/デジタル変換器回路 | |
JP3127477B2 (ja) | ノイズシェーピング回路 | |
JP2002528989A (ja) | シグマ・デルタ変調器内のアナログ・デジタル変換器のための遅延補償 | |
JP2752284B2 (ja) | ビット圧縮回路 | |
JPH09307447A (ja) | 高次δς変調器とδς変調型コンバータ | |
JP2000232361A (ja) | D/aコンバータ | |
JP2560435B2 (ja) | A−d変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |