JPS63209334A - 量子化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は語長の長いディジタル信号を高速サンプリング
された語長の短いディジタル信号に変換するオーバーサ
ンプリング量子化器の一種である多段雑音抑圧量子化器
に関し、特にＳ／Ｎ特性を劣化させずに出力語長（出力
レベル数）を短くすることのできる量子化器に関するも
のである。

〔従来の技術〕

従来の量子化器としては、例えば、インターナショナル
コンファレンスオンアコースティックスピーチアンドシ
グナルプロセッシング（Ｉｎｔｅｒｎａｔｉｏｎａｌ　
Ｃｏｎｆｅｒｅｎｃｅｏｎ　Ａｃｏｕｓｔｉｃ　５ｐｅ
ｅｃｈａｎｄ　Ｓｉｇｎａ］、　Ｐｒｏｃｅｓｓｉｎｇ
　１９８６）すなわち１９８６年音響音声信号処理国際
学会論文集の第１５４５〜１５４８頁、或いは公開特許
公報昭和６１年第１９２１．２７号に記載されているも
のがある。

第５図は、上記の文献に記載された従来の量子化器の一
例のブロック図であり、（Ａ）は２段、（Ｂ）は３段の
従属接続の場合を示す。

この量子化器は、１重積分雑音抑圧特性を有する１重積
分形デルタシグマ量子化器を多段従属接続したものであ
り、従属接続した段数分の次数の積分雑音抑圧特性が得
られ、この積分次数が高ければ高いほど高いＳ／Ｎ特性
を有する量子化器となる。

第５図において、１１は１一段目入力、】２は１段目出
力、１３は１段目の量子化雑音出力であり、同時に２段
目入力である。１４は２段出力。１５は２段目の量子化
雑音出力であり、同時に３段目入力となる。また、１６
は３段目出力であり、１２．１４．１６は＋１と−１と
の２値が出力される。

また、２０．２１．２２は積分器、３０．３１．３２は
積分器出力の値を判定して＋１か−１を出力する比較器
、４０．４】、４２は１タイミングおくらせるディレー
回路、５０．５１．５２は微分器である。

また、７０．７１．７２は負帰還回路、８０．８１は差
信号回路、９０ば加算回路である。

また、１２の出力値をＹｌ、１４の出力値をＹ２．１６
の出力値をＹ３とし、ディレー回路及び微分器の出力を
図示のようにＹ、′、Ｙ　、’　、Ｙ２’、　Ｙ２”、
Ｙ１′、Ｙ３″とする。そしてＹ１′とＹ　２’との加
算出力、又はＹ、′とＹ２＃とＹ３＃との加算出力をＹ
、とする。

上記の１重積分形デルタシグマ量子化器とは、図示のご
とく、人力信号を積分する積分器２０と、該積分器２０
の出力レベルに応じて２値の信号を出力する比較器３０
と、該比較器３０の出力を上記積分器２０に負帰還する
負帰還回路７０とからなる回路である。また、そのよう
な１重積分形デルタシグマ量子化器を従属接続するには
、上記１段目の量子化器の量子化雑音、すなわち上記積
分器２０の出力と上記比較器３０の出力との差信号（差
信号回路８０の出力）を、２段目の量子化器に入力とし
て与え、かつ、１段目の比較器３０の出力を１タイミン
グ遅延させるディレー回路４０の出力と、２段目の比較
器３１の出力を微分する微分器５０の出力とを加算器９
０で加算した値を出力信号とするものである。

上記のように、１重積分形デルタシグマ量子化器を単位
段として、これを２個以上従属接続し、１段目の量子化
雑音を２段目の入力として２段目の量子化器で量子化し
、その出力を微分して１段目の出力に加算することによ
り、１段目の量子化雑音を打ち消すことが出来る。

このように順次、１段前の量子化雑音を入力とし、その
微分信号を加算することによって１段前の量子化雑音を
打消すことにより、従属接続した段数分の積分雑音抑圧
特性を得ることが出来る。

次に、上記の装置における出力レベル数について説明す
る。

まず、第５図（Ａ）の場合、Ｙ２、Ｙ２の値は十］、、
−１の２イ直である。そしてＹ１′はＹｌをディレーす
るだけなので＋１、−１の２値である。

しかし、Ｙ２′はＹ２の微分値なので、Ｚ関数ではＹ２
′＝Ｙ２−Ｙ２・ｚ−１と表わされ、現在のＹ２と一つ
前のＹ２との差である。このため、Ｙ２′の値としては
、＋１＋１、＋１−１、−１＋１、−１−１の４通りの
出力があり、結局Ｙ２′の値は２．０、−２の３値とな
る。

また、Ｙ４はＹ、′とＹ　２’の加算であるため、その
出力は３．１、−１、−３の４値をとる。すなわち、出
力レベル数は４（２ビット）である。

なお、この回路は２重積分雑音抑圧特性を有する。

次に、第５図（Ｂ）の場合も（Ａ）と同様に出カイ直を
求めると、Ｙ３、Ｙ２、Ｙ３は＋１、−１の２値である
。また５Ｙ１′はＹ、の２タイミングデイレーであり、
出力値は＋１、−１と変わらない。

また、Ｙ２′、Ｙ３′はＹ２、Ｙ３の微分値なので、（
Ａ）と同様に、２．０、−２の３値をとる。

Ｙ２′はこの１タイミングデイレーなので、２．０、−
２の３値である。

また、　Ｙ３’はＹ３′の微分であり、このため、４．
２．０１−２、−４の５値をとる。

更に、Ｙ４はＹ　１　’　＋　Ｙ　２　’　＋　Ｙ　３
′の加算であり、７．５．３．１、−１、−３．−５、
−７の８値をとる。すなわち、出力レベル数は８（４ビ
ット）である。

なお、この回路は３重積分雑音抑圧特性を有する。

〔発明が解決しようとする問題点〕

上記のごとく、従来技術における１ビット出力（出力レ
ベル数が２値）の１重積分形デルタシグマ量子化器を多
段化する方式においては、２重積分雑音抑圧特性の量子
化器では２ビット（４値）。

３重積分雑音抑圧特性の量子化器では３ビット（８値）
の出力が出る。そのため、後続の回路の動作速度に問題
が生じる。

例えば、第４図（Ａ）は、前記第５図（Ｂ）の３重積分
雑音抑圧特性の量子化器１００にパルス数変調方式Ｄ／
Ａ変換器（ＰＮＭ回路）１１０を付加した場合における
出力波形図であり、この場合、ＰＮＭ回路１１０は、量
子化器１００のディジタル出力周波数の８倍の速度で動
作しなければならない。

このため高速のＤ／Ａ変換器及び高い周波数の発振器が
必要になるという問題があった。

本発明は、上記のごとき従来技術の問題点、すなわち量
子化器の後段にパルス数変調方式やパルス幅変調方式の
Ｄ／Ａ変換器を接続したときに高速動作が必要になると
いう問題を解決するため、Ｓ／Ｎ特性を劣化させること
なしに、出力のビット数を少なくすることの出来る量子
化器を提供することを目的とするものである。

〔問題を解決するための手段〕

」１記の目的を達成するため、本発明においては、１重
積分デルタシグマ量子化器を単位段とし、前８一 段の量子化器の量子化雑音を次段の量子化器に入力とし
て与え、かつ、前段の比較器の出力を遅延させた出力に
次段の比較器の出力を微分した出力を加算した値を出力
信号とすることによって前段の量子化雑音を打ち消すよ
うに上記の単位段を複数個従属接続した多段積分雑音抑
圧量子化器において、直列に接続され前の積分器の出力
を順次積分する複数個の積分器と、該積分器のうちの最
終の積分器の出力レベルに応じた信号を出力する比較器
と、該比較器の出力を上記複数の積分器の入力にそれぞ
れ負帰還する回路とを備えた多重積分デルタシグマ量子
化器（例えば２重積分デルタシグマ量子化器）を、多段
積分雑音抑圧量子化器の単位段として少なくとも１段以
上設けるように構成している。

すなわち、３重以上の積分雑音抑圧特性を実現する場合
に、従来は、１重積分デルタシグマ量子化器の多段従属
接続を用いていたのに対し、本発明においては、多重積
分（２重積分以上）のデルタシグマ量子化器を単位段と
して従属接続することを最も主要な特徴とする。

上記のごとき構成を用いることにより、本発明において
は、従来の技術に比して、同一次数の積分雑音抑圧特性
で出力ビット数を１ビット以上減らすこと（出力レベル
数を１／２以下にすること）ができる。

〔実施例〕

第１図は、本発明の第１の実施例のブロック図である。

第１図において、１】は入力、１２は１段目出力、１３
は１段目量子化雑音出力で、かつ２段目入力、１４は２
段出力である。また、２０．２５．２６は積分器、３０
．３５は比較器、４０は１タイミングのディレー回路、
５４は微分器、７０．７５は負帰還回路、８０は差信号
回路、９２は加算回路である。また、Ｙ□は１段目出力
、Ｙ２は２段目出力、Ｙ、′はＹｌのディレー出力、Ｙ
２′はＹ２．の微分出力、Ｙ４はＹ１′とＹ２′の加算
出力である。

また、破線で囲んだ部分６０は１重積分形デルタシグマ
量子化器を示し、６１は２重積分形デルタシグマ量子化
器を示す。

上記の実施例においては、１段目の量子化器としては従
来と同じ１重積分形デルタシグマ量子化器６０を用いて
いるが、２段目には２重積分形デルタシグマ量子化器６
１を用いている。

この２重積分形デルタシグマ量子化器６１は、図示のご
とく、入力信号（前段の量子化雑音）１３を第１の積分
器２５で積分したものを更に第２の積分器２６で積分し
、それを比較器３５で判定して２値の信号とした出力を
、上記第１と第２の積分器の入力に負帰還するものであ
り、２重の積分雑音抑圧特性を有する。したがって、第
１図の回路は、１段目と２段目との総合で３重積分雑音
抑圧特性を有する。　次に、第１図の回路における出力
レベル数について説明する。

第１図の回路において、ＹｌとＹ２は＋１、−１の２値
をとる。また、Ｙ１′は＋１．−１の２値、Ｙ２′は＋
２．０、−２の３値をとり、その加算出力であるＹ４は
３．１、−１、−３の４４直をとる。

上記のごとく、第１図の実施例においては、３重積分雑
音抑圧特性を有しながら、出力レベル数は４（２ビット
）であり、従来方式で同等の３重積分雑音抑圧特性を有
する第５図（Ｂ）に比して出力レベル数が１／２になる
。

このため、従来方式の３重積分雑音抑圧特性量子化器で
は、３ビット分解能のＤ／Ａ変換器が必要であったのに
対し、本発明によれば２ビット分解能のＤ／Ａ変換器で
済むことになる。

第４図（Ｂ）は、上記第１図の３重積分雑音抑圧特性量
子化器１０１にパルス数変調方式のＤ／Ａ変換器（ＰＮ
Ｍ回路）１１１を付加した場合における出力波形図であ
り、この場合ＰＮＭ回路１１１は、量子化器１０１のデ
ィジタル出力周波数の４倍の速度で動作で動作すればよ
い。したがって、前記第４図（Ａ）に示した従来方式の
量子化器を用いたときに比して動作速度を１７２にする
ことができる。このため、量子化器の後段に接続するＤ
／Ａ変換器の速度が同一である場合には、従来方式より
２倍のオーバーサンプリングを行うことが出来るので、
必要な帯域内の量子化雑音を減少させることが出来、高
Ｓ／Ｎ化を実現することが出来る。

なお、パルス幅変調方式のＤ／Ａ変換器を用いても同様
である。

次に、第２図は、本発明の第２の実施例のブロック図で
ある。

第２図において、１１は入力、２５．２６は積分器、３
５は比較器、４６．４７は１タイミングのディレー回路
、５６．５７は微分器、７５．７６は負帰還回路、８２
は差信号回路、９３は加算回路、Ｙ□は１段目出力、Ｙ
２は２段目出力、Ｙ、′はＹｌのディレー出力、Ｙ□′
はＹ、′のディレー出力、Ｙ２′はＹ２の微分出力、Ｙ
２′はＹ２′の微分出力、Ｙ４はＹ、＃とＹ２＃との加
算出力である。

また、破線で囲んだ部分６２．６３は、共に２重積分形
デルタシグマ量子化器を示す。

上記の実施例においては、１段目及び２段目の量子化器
として、共に２重積分形デルタシグマ量子化器を用いて
いる。したがって第２図の回路は、４重積分雑音抑圧特
性を有する。

第２図の回路においては、Ｙ、′ば＋１−と−１との２
値をとり、またＹ２＃は４．２．０１−２、−４の５値
をとる。したがってＹ４は＋５、＋３、＋１、−１、−
３．−５の６値をとる。

上記のごとく、第２図の回路は４重積分雑音抑圧特性を
有する回路であって、前記第５図（Ｂ）に示す従来方式
の３重積分雑音抑圧特性の回路より高性能を有しながら
、その出力レベル数は６（３ビット）と少なく、更に、
従来方式で同等の雑音抑圧特性を有する４重積分雑音抑
圧特性量子化器の出力レベル数１６（後記第１表に記載
）と比較すれば１７２以下である。

次に、第３図は、本発明の第３の実施例のブロック図で
ある。

第３図において、１１は入力、２３．２４．２５．２６
は積分器、３３．３４．３５は比較器、４３．４４．４
５は１タイミングのディレー回路、５３．５４．５５は
微分器、７３．７４．７５．７６は負帰還回路、８２．
８３は差信号回路、９】は加算回路である。

この実施例においては、１段目と２段目の量子化器とし
ては従来と同じ１重積分形デルタシグマ量子化器を用い
、３段目にのみ２重積分形デルタシグマ量子化器を用い
ている。

したがって、この実施例の回路は４重積分雑音抑圧特性
を有し、その出力レベル数は８である。

次に、種々の積分次数における出力レベル数を、１重積
分形デルタシグマ量子化器のみを用いた従来方式と２重
積分形デルタシグマ量子化器を少なくとも１段以上組合
せた本発明との場合を対比して下記第１表に示す。なお
、第１表は、比較器が１ビット（＋１と−１とを出力す
る）の場合における全体の積分次数と各段の量子化器の
積分次数と出力レベル数の関係を例示している。

上記第１表から判るように、本発明を用いると同一積分
次数においては出力レベル数が従来のものより少なくな
り、特に、全ての段に２重積分形デルタシグマ量子化器
を用いた場合にその効果が顕著になる。

なお、これまでの実施例においては、２重積分形デルタ
シグマ量子化器を用いたものについて例示したが、３重
以上の多重積分形デルタシグマ量子化器を用いることも
勿論可能である 〔発明の効果〕 以上説明したごとく、本発明においては、量子化器の出
力値の数を従来方式の１／２程度以下に減少させること
が出来、このため、この値をアナグロ値に変換するＤ／
Ａ変換器の分解能を低くすることが出来る。したがって
、Ｄ／Ａ変換器と量子化器をＬＳＩ等に混載する際に、
Ｄ／Ａ変換器の回路規模を小さくすることが出来るとい
う効果がある。また、Ｄ／Ａ変換器にパルス数変調方式
、又はパルス幅変調方式のＤ／Ａ変換器を用いた場合に
は、その動作速度を１／２以下にすることが−１６＝ 出来るし、逆に、同一の動作速度のＤ／Ａ変換器であれ
ば従来方式より２倍のオーバーサンプリングを行うこと
が出来るので、必要な帯域内の量子化雑音を減少させる
ことが出来、高Ｓ／Ｎ化を実現することが出来る、等の
優れた効果が得られる。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明の実施例図、第４図
は従来方式と本発明との３重積分雑音抑圧特性量子化器
にパルス数変調方式Ｄ／Ａ変換器を接続した場合におけ
る出力波形図、第５図は従来装置の一例図である。 〈符号の説明〉 １１・・・１段目入力

Claims (3)

【特許請求の範囲】
1. （１）入力信号を積分する積分器と、該積分器の出力レ
   ベルに応じた信号を出力する比較器と、該比較器の出力
   を上記積分器に負帰還する回路とからなる１重積分形デ
   ルタシグマ量子化器を単位段とし、前段の量子化器の量
   子化雑音、すなわち上記積分器の出力と上記比較器の出
   力との差信号を次段の量子化器に入力として与え、かつ
   、前段の比較器の出力を遅延させた出力に次段の比較器
   の出力を微分した出力を加算した値を出力信号とするこ
   とによって前段の量子化雑音を打ち消すように上記の単
   位段を複数個従属接続した多段積分雑音抑圧量子化器に
   おいて、直列に接続され前の積分器の出力を順次積分す
   る複数個の積分器と、該積分器のうちの最終の積分器の
   出力レベルに応じた信号を出力する比較器と、該比較器
   の出力を上記複数の積分器の入力にそれぞれ負帰還する
   回路とを備えた多重積分形デルタシグマ量子化器を、上
   記多段積分雑音抑圧量子化器の単位段として少なくとも
   １段以上設けたことを特徴とする量子化器。
2. （２）入力信号を積分する第１の積分器と、該第１の積
   分器の出力を積分する第２の積分器と、該第２の積分器
   の出力レベルに応じた信号を出力する比較器と、該比較
   器の出力を上記第１及び第２の積分器の入力に負帰還す
   る回路とを備えた２重積分形デルタシグマ量子化器を２
   段目に用い、１段目の上記１重積分形デルタシグマ量子
   化器と従属接続し、かつ、上記１重積分形デルタシグマ
   量子化器の出力を１タイミング遅延させるディレー回路
   と、上記２重積分形デルタシグマ量子化器の出力を微分
   する微分器と、上記ディレー回路の出力と上記微分器の
   出力とを加算する加算回路とを備え、３重積分雑音抑圧
   特性を有しながら出力語長が２ビットであることを特徴
   とする特許請求の範囲第１項記載の量子化器。
3. （３）入力信号を積分する第１の積分器と、該第１の積
   分器の出力を積分する第２の積分器と、該第２の積分器
   の出力レベルに応じた信号を出力する比較器と、該比較
   器の出力を上記第１及び第２の積分器の入力に負帰還す
   る回路とを備えた２重積分形デルタシグマ量子化器を１
   段目及び２段目に用いて、それらを従属接続し、かつ、
   １段目の２重積分形デルタシグマ量子化器の出力を２タ
   イミング遅延させるディレー回路と、２段目の２重積分
   形デルタシグマ量子化器の出力を２度微分する微分器と
   、上記ディレー回路の出力と上記微分器の出力とを加算
   する加算回路とを備え、４重積分雑音抑圧特性を有しな
   がら出力語長が３ビットであることを特徴とする特許請
   求の範囲第１項記載の量子化器。