JP3048007B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JP3048007B2 JP3048007B2 JP3120505A JP12050591A JP3048007B2 JP 3048007 B2 JP3048007 B2 JP 3048007B2 JP 3120505 A JP3120505 A JP 3120505A JP 12050591 A JP12050591 A JP 12050591A JP 3048007 B2 JP3048007 B2 JP 3048007B2
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を積分器
に入力し、その出力を量子化器を介してディジタル信号
に変換するとともに、そのディジタル信号をディジタル
・アナログ変換器を介してアナログ信号に再変換し、積
分器に帰還させて高分解能を実現するΔ−Σ形アナログ
・ディジタル変換回路に関する。なお、本明細書では、
アナログ・ディジタル変換回路をＡ／Ｄ変換回路、ディ
ジタル・アナログ変換器をＤ／Ａ変換器という。
に入力し、その出力を量子化器を介してディジタル信号
に変換するとともに、そのディジタル信号をディジタル
・アナログ変換器を介してアナログ信号に再変換し、積
分器に帰還させて高分解能を実現するΔ−Σ形アナログ
・ディジタル変換回路に関する。なお、本明細書では、
アナログ・ディジタル変換回路をＡ／Ｄ変換回路、ディ
ジタル・アナログ変換器をＤ／Ａ変換器という。
【０００２】
【従来の技術】図１０は、従来のΔ−Σ形Ａ／Ｄ変換回
路の構成例を示すブロック図である。図において、入力
端子９１から入力されるアナログ信号Ｘは、アナログ減
算器９２を介してアナログ積分器９３に入力され、その
出力が量子化器９４で量子化されてディジタル信号Ｙと
して出力端子９５に取り出されるとともに、Ｄ／Ａ変換
器９６に入力される。Ｄ／Ａ変換器９６の出力はアナロ
グ減算器９２に入力され、アナログ信号Ｘとの減算処理
が行われる。
路の構成例を示すブロック図である。図において、入力
端子９１から入力されるアナログ信号Ｘは、アナログ減
算器９２を介してアナログ積分器９３に入力され、その
出力が量子化器９４で量子化されてディジタル信号Ｙと
して出力端子９５に取り出されるとともに、Ｄ／Ａ変換
器９６に入力される。Ｄ／Ａ変換器９６の出力はアナロ
グ減算器９２に入力され、アナログ信号Ｘとの減算処理
が行われる。
【０００３】このような構成のΔ−Σ形Ａ／Ｄ変換回路
をＺ関数で表現したシグナルフローチャートを図１１に
示す。Ｚ関数表現では、アナログ積分器９３は1／(1−
Ｚ-1)となり、Ｄ／Ａ変換器９６は入力されたディジタ
ル信号に対して１タイミング遅れでアナログ信号を出力
するのでＺ-1となる。また、量子化器９４では入力信号
（アナログ積分器９３の出力信号）Ｐに量子化雑音Ｑを
加算したディジタル信号Ｙを出力する。したがって、 Ｐ＝（Ｘ−ＹＺ-1）／（１−Ｚ-1） … (1) Ｙ＝Ｐ＋Ｑ … (2) の関係式が成立し、これをＹについて解くと Ｙ＝Ｘ＋Ｑ（１−Ｚ-1） … (3) となる。
をＺ関数で表現したシグナルフローチャートを図１１に
示す。Ｚ関数表現では、アナログ積分器９３は1／(1−
Ｚ-1)となり、Ｄ／Ａ変換器９６は入力されたディジタ
ル信号に対して１タイミング遅れでアナログ信号を出力
するのでＺ-1となる。また、量子化器９４では入力信号
（アナログ積分器９３の出力信号）Ｐに量子化雑音Ｑを
加算したディジタル信号Ｙを出力する。したがって、 Ｐ＝（Ｘ−ＹＺ-1）／（１−Ｚ-1） … (1) Ｙ＝Ｐ＋Ｑ … (2) の関係式が成立し、これをＹについて解くと Ｙ＝Ｘ＋Ｑ（１−Ｚ-1） … (3) となる。
【０００４】ここで、Ｑの係数（１−Ｚ-1）は１次の微
分を表し、量子化器９４で加算された量子化雑音Ｑは高
周波側ほど多く分布し、低周波側ほど抑圧されるノイズ
シェーピング特性を得る。量子化雑音は、サンプリング
周波数ｆs によらずに直流領域（ＤＣ）から１／２ｆs
までに分布し、そのパワーは量子化器９４の分解能によ
り決定される一定値である。したがって、必要な帯域に
対して十分に高いサンプリング周波数を用いてオーバー
サンプリングを行い、ローパスフィルタで必要帯域のみ
を取り出すことにより高精度のＡ／Ｄ変換回路が実現で
きる。
分を表し、量子化器９４で加算された量子化雑音Ｑは高
周波側ほど多く分布し、低周波側ほど抑圧されるノイズ
シェーピング特性を得る。量子化雑音は、サンプリング
周波数ｆs によらずに直流領域（ＤＣ）から１／２ｆs
までに分布し、そのパワーは量子化器９４の分解能によ
り決定される一定値である。したがって、必要な帯域に
対して十分に高いサンプリング周波数を用いてオーバー
サンプリングを行い、ローパスフィルタで必要帯域のみ
を取り出すことにより高精度のＡ／Ｄ変換回路が実現で
きる。
【０００５】従来のΔ−Σ形Ａ／Ｄ変換回路では、オー
バーサンプリング率を高くし、多段雑音抑圧方式（例え
ば、特願昭６０−１８５０６号）により図１０に示す回
路を多段に接続して高次のノイズシェーピング特性を得
ることにより、オーディオ帯域で低分解能量子化器を用
いても高精度化が可能になっている。
バーサンプリング率を高くし、多段雑音抑圧方式（例え
ば、特願昭６０−１８５０６号）により図１０に示す回
路を多段に接続して高次のノイズシェーピング特性を得
ることにより、オーディオ帯域で低分解能量子化器を用
いても高精度化が可能になっている。
【０００６】
【発明が解決しようとする課題】ところで、このような
Δ−Σ形Ａ／Ｄ変換回路を画像信号その他に対応するた
めに広帯域化を目的として高速化する場合には、オーバ
ーサンプリングを用いることを前提とすると、動作速度
はオーバーサンプリングを用いないＡ／Ｄ変換回路と比
較してオーバーサンプリング率倍だけ高くなり、回路の
超高速化が要求される。たとえば、オーディオ用として
一般に用いられている64倍のオーバーサンプリング率を
ＨＤＴＶ用の50Ｍsps 程度のＡ／Ｄ変換回路に適用した
場合には、そのサンプリング速度は3.2Ｇsps と非常に
高速であることが要求される。これを集積回路として実
現するには、高周波特性の優れた高度のＬＳＩ製造技術
および高価な実装技術その他が不可欠となり、極めて高
価なものとなる。さらに、高速化に伴って消費電力の増
大が避けられなかった。
Δ−Σ形Ａ／Ｄ変換回路を画像信号その他に対応するた
めに広帯域化を目的として高速化する場合には、オーバ
ーサンプリングを用いることを前提とすると、動作速度
はオーバーサンプリングを用いないＡ／Ｄ変換回路と比
較してオーバーサンプリング率倍だけ高くなり、回路の
超高速化が要求される。たとえば、オーディオ用として
一般に用いられている64倍のオーバーサンプリング率を
ＨＤＴＶ用の50Ｍsps 程度のＡ／Ｄ変換回路に適用した
場合には、そのサンプリング速度は3.2Ｇsps と非常に
高速であることが要求される。これを集積回路として実
現するには、高周波特性の優れた高度のＬＳＩ製造技術
および高価な実装技術その他が不可欠となり、極めて高
価なものとなる。さらに、高速化に伴って消費電力の増
大が避けられなかった。
【０００７】また、高速動作条件下では、帰還ループ上
のＤ／Ａ変換器の出力の遷移時間、すなわちｔr (rise
time) およびｔf (fall time) が定常出力を出力してい
る時間に対して無視できなくなるので、帰還信号量の線
形性を劣化させ、延いてはＡ／Ｄ変換回路のＳＮ比を制
限する要因になっていた。本発明は、Δ−Σ形Ａ／Ｄ変
換回路の変換速度の制限要因であるコンパレータおよび
帰還ループ上のＤ／Ａ変換器を多重化し、必要速度を緩
和して動作速度の高速化を図るとともに、高速化に伴う
変換精度の劣化を抑圧して高精度化することができるＡ
／Ｄ変換回路を提供することを目的とする。
のＤ／Ａ変換器の出力の遷移時間、すなわちｔr (rise
time) およびｔf (fall time) が定常出力を出力してい
る時間に対して無視できなくなるので、帰還信号量の線
形性を劣化させ、延いてはＡ／Ｄ変換回路のＳＮ比を制
限する要因になっていた。本発明は、Δ−Σ形Ａ／Ｄ変
換回路の変換速度の制限要因であるコンパレータおよび
帰還ループ上のＤ／Ａ変換器を多重化し、必要速度を緩
和して動作速度の高速化を図るとともに、高速化に伴う
変換精度の劣化を抑圧して高精度化することができるＡ
／Ｄ変換回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、アナログ信号
を入力して積分処理を行う積分器と、前記積分器の出力
信号を量子化してディジタル信号に変換する量子化器
と、前記ディジタル信号をアナログ信号に再変換し、前
記積分器の入力に帰還するＤ／Ａ変換器とを備えたＡ／
Ｄ変換回路において、前記量子化器は、前記積分器の出
力信号を並列に取り込む複数Ｎ個の量子化器で構成し、
前記Ｄ／Ａ変換器は、前記Ｎ個の量子化器に対応するＮ
個のＤ／Ａ変換器で構成し、１個の量子化器が量子化に
要する時間ｔをＮ分割して各量子化器の変換時刻を順次
設定し、かつその変換時刻に量子化器の出力を取り込む
Ｄ／Ａ変換器にはその変換時刻からｔ／Ｎ時間だけ対応
するアナログ信号を出力させ、他のＤ／Ａ変換器には０
レベルを出力させる変換動作制御手段を備えたことを特
徴とする。
を入力して積分処理を行う積分器と、前記積分器の出力
信号を量子化してディジタル信号に変換する量子化器
と、前記ディジタル信号をアナログ信号に再変換し、前
記積分器の入力に帰還するＤ／Ａ変換器とを備えたＡ／
Ｄ変換回路において、前記量子化器は、前記積分器の出
力信号を並列に取り込む複数Ｎ個の量子化器で構成し、
前記Ｄ／Ａ変換器は、前記Ｎ個の量子化器に対応するＮ
個のＤ／Ａ変換器で構成し、１個の量子化器が量子化に
要する時間ｔをＮ分割して各量子化器の変換時刻を順次
設定し、かつその変換時刻に量子化器の出力を取り込む
Ｄ／Ａ変換器にはその変換時刻からｔ／Ｎ時間だけ対応
するアナログ信号を出力させ、他のＤ／Ａ変換器には０
レベルを出力させる変換動作制御手段を備えたことを特
徴とする。
【０００９】
【作用】複数Ｎ個の量子化器は、それぞれ１個の量子化
器が量子化に要する時間ｔをＮ分割した変換時刻で順次
量子化動作する。また、各Ｄ／Ａ変換器もそれぞれの量
子化器に割り当てられた変換時刻からｔ／Ｎ時間だけ対
応するアナログ信号を出力すると同時に、他のＤ／Ａ変
換器はリセットされて０レベルを出力する。
器が量子化に要する時間ｔをＮ分割した変換時刻で順次
量子化動作する。また、各Ｄ／Ａ変換器もそれぞれの量
子化器に割り当てられた変換時刻からｔ／Ｎ時間だけ対
応するアナログ信号を出力すると同時に、他のＤ／Ａ変
換器はリセットされて０レベルを出力する。
【００１０】このように、Ｎ個の多重化された量子化器
およびＤ／Ａ変換器を用いて順次動作させ、各Ｄ／Ａ変
換器で得られた信号を時間軸上で重ね合わせてアナログ
積分器に帰還させることにより、１変換周期のＮ倍の変
換速度をもつＡ／Ｄ変換回路を実現することができる。
また、各Ｄ／Ａ変換器ではそれぞれ割り当てられた変換
時間のみに対応するアナログ信号を出力し、他の変換時
間ではリセットされるので、ビット出力パターンに応じ
て合成された帰還信号量が変化することを回避すること
ができる。
およびＤ／Ａ変換器を用いて順次動作させ、各Ｄ／Ａ変
換器で得られた信号を時間軸上で重ね合わせてアナログ
積分器に帰還させることにより、１変換周期のＮ倍の変
換速度をもつＡ／Ｄ変換回路を実現することができる。
また、各Ｄ／Ａ変換器ではそれぞれ割り当てられた変換
時間のみに対応するアナログ信号を出力し、他の変換時
間ではリセットされるので、ビット出力パターンに応じ
て合成された帰還信号量が変化することを回避すること
ができる。
【００１１】
【実施例】図１は、１ビットの量子化分解能を有する本
発明のＡ／Ｄ変換回路の基本構成を示すブロック図であ
る。図において、入力端子１１から入力されるアナログ
信号Ｘは、アナログ減算器１２を介してアナログ積分器
１３に入力され、その出力がＮ個の量子化器１４1 〜１
４N に分配される。各量子化器１４1 〜１４N の出力
は、それぞれ出力端子１５1 〜１５N に取り出されると
ともに、対応するＤ／Ａ変換器１６1 〜１６N に入力さ
れる。各Ｄ／Ａ変換器１６1 〜１６N から出力されるア
ナログ信号は、合成されてアナログ減算器１２を介して
アナログ積分器１３に帰還入力される。
発明のＡ／Ｄ変換回路の基本構成を示すブロック図であ
る。図において、入力端子１１から入力されるアナログ
信号Ｘは、アナログ減算器１２を介してアナログ積分器
１３に入力され、その出力がＮ個の量子化器１４1 〜１
４N に分配される。各量子化器１４1 〜１４N の出力
は、それぞれ出力端子１５1 〜１５N に取り出されると
ともに、対応するＤ／Ａ変換器１６1 〜１６N に入力さ
れる。各Ｄ／Ａ変換器１６1 〜１６N から出力されるア
ナログ信号は、合成されてアナログ減算器１２を介して
アナログ積分器１３に帰還入力される。
【００１２】変換動作制御手段１７は、図２に示すよう
に、１個の量子化器が量子化に要する時間ｔをＮ分割し
た分割点を変換時刻Ｔ1 〜ＴN として各量子化器１４1
〜１４N を制御し、また各Ｄ／Ａ変換器１６1 〜１６N
に対して、各変換時刻Ｔ1〜ＴN からそれぞれｔ／Ｎの
時間を有する時間区間ｔ1 〜ｔN だけ入力されるディジ
タル信号に応じたアナログ信号を出力させ、それぞれに
割り当てられた時間区間以外では０レベルを出力させる
制御を行う。
に、１個の量子化器が量子化に要する時間ｔをＮ分割し
た分割点を変換時刻Ｔ1 〜ＴN として各量子化器１４1
〜１４N を制御し、また各Ｄ／Ａ変換器１６1 〜１６N
に対して、各変換時刻Ｔ1〜ＴN からそれぞれｔ／Ｎの
時間を有する時間区間ｔ1 〜ｔN だけ入力されるディジ
タル信号に応じたアナログ信号を出力させ、それぞれに
割り当てられた時間区間以外では０レベルを出力させる
制御を行う。
【００１３】すなわち、変換時刻Ｔ1 でまず量子化器１
４1 がアナログ積分器１３から出力される信号の量子化
を行い、得られたディジタル信号Ｙ1 を出力端子１５1
に出力する。さらに、Ｄ／Ａ変換器１６1 では時間区間
ｔ1 だけ入力されるディジタル信号Ｙ1 に応じたアナロ
グ信号を出力する。また、他のＤ／Ａ変換器１６2 〜１
６N では、そのときの量子化器１４2 〜１４N の出力に
係わらず０レベルを出力する。以下同様に、変換時刻Ｔ
2 〜ＴN で対応する量子化器１４2 〜１４N が順次動作
し、各Ｄ／Ａ変換器１６1 〜１６N がそれぞれの時間区
間で対応するアナログ信号か０レベルを出力する。
４1 がアナログ積分器１３から出力される信号の量子化
を行い、得られたディジタル信号Ｙ1 を出力端子１５1
に出力する。さらに、Ｄ／Ａ変換器１６1 では時間区間
ｔ1 だけ入力されるディジタル信号Ｙ1 に応じたアナロ
グ信号を出力する。また、他のＤ／Ａ変換器１６2 〜１
６N では、そのときの量子化器１４2 〜１４N の出力に
係わらず０レベルを出力する。以下同様に、変換時刻Ｔ
2 〜ＴN で対応する量子化器１４2 〜１４N が順次動作
し、各Ｄ／Ａ変換器１６1 〜１６N がそれぞれの時間区
間で対応するアナログ信号か０レベルを出力する。
【００１４】このようにして各Ｄ／Ａ変換器１６1 〜１
６N で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器１３に帰還させることにより、１個の量
子化器が量子化に要する時間ｔのＮ倍の変換速度を有す
る量子化器およびＤ／Ａ変換器を構成することができ
る。図３は、本発明におけるＮ＝２の場合の実施例構成
を示すブロック図である。
６N で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器１３に帰還させることにより、１個の量
子化器が量子化に要する時間ｔのＮ倍の変換速度を有す
る量子化器およびＤ／Ａ変換器を構成することができ
る。図３は、本発明におけるＮ＝２の場合の実施例構成
を示すブロック図である。
【００１５】なお、図１の各部との対応関係を示して実
施例構成の説明に代える。抵抗器３１，演算増幅器３２
およびコンデンサ３３は、アナログ減算器１２およびア
ナログ積分器１３に対応する。比較電圧源３４の電圧と
の比較を行う比較器３５1 ，３５2 は、量子化器１
４1 ，１４2 に対応する。アンド回路３６1 および抵抗
器３７1 、アンド回路３６2 および抵抗器３７2 は、そ
れぞれＤ／Ａ変換器１６1 ，１６2 に対応する。クロッ
ク信号源３８およびインバータ回路３９は、変換動作制
御手段１７に対応する。このような構成において、アナ
ログ積分器を構成する演算増幅器３２の出力は、比較器
３５1 ，３５2 における比較動作によって量子化され、
ディジタル信号として出力端子１５1 ，１５2 に取り出
されるとともにアンド回路３６1 ，３６3 の入力信号と
なり、その出力信号は抵抗器３７1 ，３７2 で電圧・電
流変換され、さらに合成されてアナログ積分器に帰還さ
れる。
施例構成の説明に代える。抵抗器３１，演算増幅器３２
およびコンデンサ３３は、アナログ減算器１２およびア
ナログ積分器１３に対応する。比較電圧源３４の電圧と
の比較を行う比較器３５1 ，３５2 は、量子化器１
４1 ，１４2 に対応する。アンド回路３６1 および抵抗
器３７1 、アンド回路３６2 および抵抗器３７2 は、そ
れぞれＤ／Ａ変換器１６1 ，１６2 に対応する。クロッ
ク信号源３８およびインバータ回路３９は、変換動作制
御手段１７に対応する。このような構成において、アナ
ログ積分器を構成する演算増幅器３２の出力は、比較器
３５1 ，３５2 における比較動作によって量子化され、
ディジタル信号として出力端子１５1 ，１５2 に取り出
されるとともにアンド回路３６1 ，３６3 の入力信号と
なり、その出力信号は抵抗器３７1 ，３７2 で電圧・電
流変換され、さらに合成されてアナログ積分器に帰還さ
れる。
【００１６】以下、図４に示すタイムチャートを参照し
て本実施例の動作について説明する。クロック信号源３
８から出力されるクロック信号の立ち上がりエッジＡ
で、第１の比較器３５1 が判定動作を行い、その結果を
出力端子１５1 およびアンド回路３６1 に出力する。ア
ンド回路３６1 は、クロック信号の立ち下がりエッジＢ
までの区間に、比較器３５1 の出力に応じた電圧を発
生してＤ／Ａ変換器として動作する。一方、第２のアン
ド回路３６2 では、インバータ回路３９を介して入力さ
れるクロック信号が０レベルであるので、第２の比較器
３５2 の出力に係わらずリセットされ、区間は出力レ
ベルを０とする。
て本実施例の動作について説明する。クロック信号源３
８から出力されるクロック信号の立ち上がりエッジＡ
で、第１の比較器３５1 が判定動作を行い、その結果を
出力端子１５1 およびアンド回路３６1 に出力する。ア
ンド回路３６1 は、クロック信号の立ち下がりエッジＢ
までの区間に、比較器３５1 の出力に応じた電圧を発
生してＤ／Ａ変換器として動作する。一方、第２のアン
ド回路３６2 では、インバータ回路３９を介して入力さ
れるクロック信号が０レベルであるので、第２の比較器
３５2 の出力に係わらずリセットされ、区間は出力レ
ベルを０とする。
【００１７】次に、クロック信号の立ち下がりエッジＢ
で、第２の比較器３５2 が判定動作を行い、その結果を
出力端子１５2 およびアンド回路３６2 に出力する。ア
ンド回路３６2 は、クロック信号の立ち上がりエッジＡ
までの区間に、比較器３５ 2 の出力に応じた電圧を発
生してＤ／Ａ変換器として動作する。一方、第１のアン
ド回路３６1 ではクロック信号が０レベルであるので、
第１の比較器３５1 の出力に係わらずリセットされ、
区間は出力レベルを０とする。
で、第２の比較器３５2 が判定動作を行い、その結果を
出力端子１５2 およびアンド回路３６2 に出力する。ア
ンド回路３６2 は、クロック信号の立ち上がりエッジＡ
までの区間に、比較器３５ 2 の出力に応じた電圧を発
生してＤ／Ａ変換器として動作する。一方、第１のアン
ド回路３６1 ではクロック信号が０レベルであるので、
第１の比較器３５1 の出力に係わらずリセットされ、
区間は出力レベルを０とする。
【００１８】このようにして各Ｄ／Ａ変換器１６1 ，１
６2 で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器１３に帰還させることにより、クロック
信号周期の２倍の変換速度を有する量子化器およびＤ／
Ａ変換器を構成することができる。また、各Ｄ／Ａ変換
器１６1 ，１６2 は、１／２クロック信号周期で出力が
強制的に０にリセットされるので、高速動作条件下で問
題となるｔr ，ｔf 特性による帰還信号量の線形性のビ
ット出力依存性を排除することができる。
６2 で得られたアナログ信号を時間軸上で重ね合わせて
アナログ積分器１３に帰還させることにより、クロック
信号周期の２倍の変換速度を有する量子化器およびＤ／
Ａ変換器を構成することができる。また、各Ｄ／Ａ変換
器１６1 ，１６2 は、１／２クロック信号周期で出力が
強制的に０にリセットされるので、高速動作条件下で問
題となるｔr ，ｔf 特性による帰還信号量の線形性のビ
ット出力依存性を排除することができる。
【００１９】ここで、０リセット機能を有しない構成に
おけるＤ／Ａ変換器の出力例と、本発明のように０リセ
ット機能を有する構成におけるＤ／Ａ変換器の出力例を
図５に示す。図５において、ｔr ，ｔf 特性を考慮した
場合には、１変換区間内に帰還される信号量は、出力レ
ベルが０レベルから１レベルに変化した区間内に帰還さ
れる信号量、前後とも１レベルである区間内に帰還さ
れる信号量、出力レベルが１レベルから０レベルに変
化した区間内に帰還される信号量の３種類に分類でき
る。図５(1),(2) において、出力パターンが０１１１０
０であれば、０リセット機能を有しない構成では総帰還
量は＋＋＋で表され、０リセット機能を有する
構成では総帰還量は＋＋＋＋＋で表され
る。また、図５(3),(4) において、出力パターンが０１
０１１０であれば、０リセット機能を有しない構成では
総帰還量は＋＋＋＋＋で表され、０リセッ
ト機能を有する構成では総帰還量は＋＋＋＋
＋で表される。
おけるＤ／Ａ変換器の出力例と、本発明のように０リセ
ット機能を有する構成におけるＤ／Ａ変換器の出力例を
図５に示す。図５において、ｔr ，ｔf 特性を考慮した
場合には、１変換区間内に帰還される信号量は、出力レ
ベルが０レベルから１レベルに変化した区間内に帰還さ
れる信号量、前後とも１レベルである区間内に帰還さ
れる信号量、出力レベルが１レベルから０レベルに変
化した区間内に帰還される信号量の３種類に分類でき
る。図５(1),(2) において、出力パターンが０１１１０
０であれば、０リセット機能を有しない構成では総帰還
量は＋＋＋で表され、０リセット機能を有する
構成では総帰還量は＋＋＋＋＋で表され
る。また、図５(3),(4) において、出力パターンが０１
０１１０であれば、０リセット機能を有しない構成では
総帰還量は＋＋＋＋＋で表され、０リセッ
ト機能を有する構成では総帰還量は＋＋＋＋
＋で表される。
【００２０】このように、０リセット動作しないＤ／Ａ
変換器を用いた場合の総帰還量はビット出力パターンに
よって異なり、非線形性をもつことになる。一方、０リ
セット動作するＤ／Ａ変換器を用いた場合には、出力パ
ターンが１１となる場合に各Ｄ／Ａ変換器で出力レベル
が１０と０１と変化し、それを合成したものであるので
１レベル出力回数分だけ＋が帰還し、総帰還量はビ
ット出力パターンに依存しない。すなわち、高速動作さ
せる場合のｔr ，ｔf 特性による影響を大幅に緩和する
ことができる。
変換器を用いた場合の総帰還量はビット出力パターンに
よって異なり、非線形性をもつことになる。一方、０リ
セット動作するＤ／Ａ変換器を用いた場合には、出力パ
ターンが１１となる場合に各Ｄ／Ａ変換器で出力レベル
が１０と０１と変化し、それを合成したものであるので
１レベル出力回数分だけ＋が帰還し、総帰還量はビ
ット出力パターンに依存しない。すなわち、高速動作さ
せる場合のｔr ，ｔf 特性による影響を大幅に緩和する
ことができる。
【００２１】なお、Ｄ／Ａ変換器１６1 ，１６2 を構成
するアンド回路３６1 ，３６2 は、ナンド回路，オア回
路あるいはノア回路に変更することも可能である。図３
において、オア回路によりＤ／Ａ変換器１６1 ，１６2
を実現した実施例構成を図６に示す。図６において、オ
ア回路６１1 ，６１2 には、比較器３５1 ，３５2 の出
力をインバータ回路６２1 ，６２2 を介して取り込み、
その出力をインバータ回路６３1 ，６３2 を介して反転
する。また、クロック信号源１７から出力されるクロッ
ク信号は、比較器３５1 およびオア回路６１2 にはその
まま入力させ、比較器３５2 およびオア回路６１1 には
インバータ回路６４2 ，６４1 を介して反転させて入力
する。このような構成により、図３に示すＡ／Ｄ変換回
路と同様に動作させることができる。
するアンド回路３６1 ，３６2 は、ナンド回路，オア回
路あるいはノア回路に変更することも可能である。図３
において、オア回路によりＤ／Ａ変換器１６1 ，１６2
を実現した実施例構成を図６に示す。図６において、オ
ア回路６１1 ，６１2 には、比較器３５1 ，３５2 の出
力をインバータ回路６２1 ，６２2 を介して取り込み、
その出力をインバータ回路６３1 ，６３2 を介して反転
する。また、クロック信号源１７から出力されるクロッ
ク信号は、比較器３５1 およびオア回路６１2 にはその
まま入力させ、比較器３５2 およびオア回路６１1 には
インバータ回路６４2 ，６４1 を介して反転させて入力
する。このような構成により、図３に示すＡ／Ｄ変換回
路と同様に動作させることができる。
【００２２】図７は、図３に示す実施例構成（Ｎ＝２）
を一般化した実施例構成を示すブロック図である。本実
施例の特徴とするところは、１個の量子化器が量子化に
要する時間ｔを１周期とし、順次ｔ／Ｎの位相差をもつ
Ｎ個のクロック信号Ｃ1 〜ＣN を各比較器３５1 〜３５
N およびデコーダ７１に取り込み、デコーダ７１が各位
相差に対応する制御信号Ｄ1 〜ＤN を作成して各アンド
回路３６1 〜３６N に供給する。ここで、クロック信号
Ｃ1 〜ＣNと制御信号Ｄ1 〜ＤN との関係を図８に示
す。
を一般化した実施例構成を示すブロック図である。本実
施例の特徴とするところは、１個の量子化器が量子化に
要する時間ｔを１周期とし、順次ｔ／Ｎの位相差をもつ
Ｎ個のクロック信号Ｃ1 〜ＣN を各比較器３５1 〜３５
N およびデコーダ７１に取り込み、デコーダ７１が各位
相差に対応する制御信号Ｄ1 〜ＤN を作成して各アンド
回路３６1 〜３６N に供給する。ここで、クロック信号
Ｃ1 〜ＣNと制御信号Ｄ1 〜ＤN との関係を図８に示
す。
【００２３】このような構成による各比較器３５1 〜３
５N およびアンド回路３６1 〜３６ N の動作は、図３に
示す実施例と同様である。図９は、ｋビットの量子化分
解能を有する本発明のＡ／Ｄ変換回路において、図３に
示す実施例構成に対応する構成例を示すブロック図であ
る。図において、比較器３５1 ，３５2 、アンド回路３
６1 ，３６2 、抵抗器３７ 1 ，３７2 、出力端子１
５1 ，１５2 およびインバータ回路３９から構成される
ブロックを１ビット対応の変換単位としてこのブロック
を２k 個並列に配置し、各ブロックに供給する比較電圧
を分圧抵抗器８１を介して発生させることにより、ｋビ
ットの量子化分解能を実現することができる。
５N およびアンド回路３６1 〜３６ N の動作は、図３に
示す実施例と同様である。図９は、ｋビットの量子化分
解能を有する本発明のＡ／Ｄ変換回路において、図３に
示す実施例構成に対応する構成例を示すブロック図であ
る。図において、比較器３５1 ，３５2 、アンド回路３
６1 ，３６2 、抵抗器３７ 1 ，３７2 、出力端子１
５1 ，１５2 およびインバータ回路３９から構成される
ブロックを１ビット対応の変換単位としてこのブロック
を２k 個並列に配置し、各ブロックに供給する比較電圧
を分圧抵抗器８１を介して発生させることにより、ｋビ
ットの量子化分解能を実現することができる。
【００２４】
【発明の効果】以上説明したように本発明は、帰還ルー
プ上にあるＤ／Ａ変換器に要求される速度性能が大幅に
緩和でき、かつＤ／Ａ変換器のｔr ，ｔf 特性の要求も
緩和可能となり、Δ−Σ形Ａ／Ｄ変換回路の高速化およ
び高精度化を実現することができる。
プ上にあるＤ／Ａ変換器に要求される速度性能が大幅に
緩和でき、かつＤ／Ａ変換器のｔr ，ｔf 特性の要求も
緩和可能となり、Δ−Σ形Ａ／Ｄ変換回路の高速化およ
び高精度化を実現することができる。
【図１】１ビットの量子化分解能を有する本発明のＡ／
Ｄ変換回路の基本構成を示すブロック図である。
Ｄ変換回路の基本構成を示すブロック図である。
【図２】本発明における動作タイミングを示す図であ
る。
る。
【図３】本発明におけるＮ＝２の場合の実施例構成を示
すブロック図である。
すブロック図である。
【図４】図３に示す実施例の動作例を示すタイムチャー
トである。
トである。
【図５】ｔr ，ｔf 特性を考慮した場合のＤ／Ａ変換器
出力例である。
出力例である。
【図６】図３に示す実施例において、オア回路を用いた
実施例構成を示すブロック図である。
実施例構成を示すブロック図である。
【図７】図３に示す実施例構成を一般化した実施例構成
を示すブロック図である。
を示すブロック図である。
【図８】図７の実施例の動作を説明するタイムチャート
である。
である。
【図９】ｋビットの量子化分解能を有する本発明のＡ／
Ｄ変換回路において、図３に示す実施例構成に対応する
構成例を示すブロック図である。
Ｄ変換回路において、図３に示す実施例構成に対応する
構成例を示すブロック図である。
【図１０】従来のΔ−Σ形Ａ／Ｄ変換回路の構成例を示
すブロック図である。
すブロック図である。
【図１１】Δ−Σ形Ａ／Ｄ変換回路をＺ関数で表現した
シグナルフローチャートを示す図である。
シグナルフローチャートを示す図である。
１１ 入力端子 １２ アナログ減算器 １３ アナログ積分器 １４ 量子化器 １５ 出力端子 １６ Ｄ／Ａ変換器 １７ 変換動作制御手段 ３１ 抵抗器 ３２ 演算増幅器 ３３ コンデンサ ３４ 比較電圧源 ３５ 比較器 ３６ アンド回路 ３７ 抵抗器 ３８ クロック信号源 ３９ インバータ回路 ６１ オア回路 ６２，６３，６４ インバータ回路 ７１ デコーダ ８１ 分圧抵抗器 ９１ 入力端子 ９２ アナログ減算器 ９３ アナログ積分器 ９４ 量子化器 ９５ 出力端子 ９６ Ｄ／Ａ変換器
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (1)
- 【請求項１】 アナログ信号を入力して積分処理を行う
積分器と、前記積分器の出力信号を量子化してディジタ
ル信号に変換する量子化器と、前記ディジタル信号をア
ナログ信号に再変換し、前記積分器の入力に帰還するＤ
／Ａ変換器とを備えたＡ／Ｄ変換回路において、前記量
子化器は、前記積分器の出力信号を並列に取り込む複数
Ｎ個の量子化器で構成し、前記Ｄ／Ａ変換器は、前記Ｎ
個の量子化器に対応するＮ個のＤ／Ａ変換器で構成し、
１個の量子化器が量子化に要する時間ｔをＮ分割して各
量子化器の変換時刻を順次設定し、かつその変換時刻に
量子化器の出力を取り込むＤ／Ａ変換器にはその変換時
刻からｔ／Ｎ時間だけ対応するアナログ信号を出力さ
せ、他のＤ／Ａ変換器には０レベルを出力させる変換動
作制御手段を備えたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120505A JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120505A JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346521A JPH04346521A (ja) | 1992-12-02 |
| JP3048007B2 true JP3048007B2 (ja) | 2000-06-05 |
Family
ID=14787861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120505A Expired - Fee Related JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048007B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085605A1 (ja) * | 2005-02-10 | 2006-08-17 | National University Corporation Nagoya University | Δς型モジュレータ及びδς型アナログ－デジタル変換回路 |
| WO2008129949A1 (ja) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ａｄ変換器 |
| JP5067385B2 (ja) * | 2009-03-04 | 2012-11-07 | 株式会社安川電機 | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP5071497B2 (ja) * | 2010-03-09 | 2012-11-14 | 株式会社安川電機 | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP5788292B2 (ja) * | 2011-10-28 | 2015-09-30 | ルネサスエレクトロニクス株式会社 | デルタシグマ変調器および半導体装置 |
-
1991
- 1991-05-24 JP JP3120505A patent/JP3048007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04346521A (ja) | 1992-12-02 |
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