JPH01117527A - コード変換器 - Google Patents
コード変換器Info
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- JPH01117527A JPH01117527A JP62276609A JP27660987A JPH01117527A JP H01117527 A JPH01117527 A JP H01117527A JP 62276609 A JP62276609 A JP 62276609A JP 27660987 A JP27660987 A JP 27660987A JP H01117527 A JPH01117527 A JP H01117527A
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- 230000000295 complement effect Effects 0.000 claims abstract description 9
- 238000005070 sampling Methods 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims abstract 2
- 230000010354 integration Effects 0.000 abstract description 3
- 101100321670 Fagopyrum esculentum FA18 gene Proteins 0.000 description 4
- 238000013139 quantization Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000238557 Decapoda Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/49942—Significance control
- G06F7/49947—Rounding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は任意の標本化周波数で任意のビット長に符号化
されたディジタルコードを同じ標本化周波数で短いビッ
ト長に符号化されたディジタルコードに変換するコード
変換器に関し、特にビット長を短くすることにより生じ
る丸め雑音をより小さくすることが出来るコード変換器
に関する。
されたディジタルコードを同じ標本化周波数で短いビッ
ト長に符号化されたディジタルコードに変換するコード
変換器に関し、特にビット長を短くすることにより生じ
る丸め雑音をより小さくすることが出来るコード変換器
に関する。
［従来の技術］
一般にｎビットのディジタルコードをｍビット（ｍ＜ｎ
）のディジタルコードに丸める場合Ｓ／Ｎは６．ＯＸ
（ｎ−ｍ）ｄＢ劣化する。
）のディジタルコードに丸める場合Ｓ／Ｎは６．ＯＸ
（ｎ−ｍ）ｄＢ劣化する。
−船釣にこれは次に示すオーバサンプリング技術を用い
ることにより改善することが可能である。
ることにより改善することが可能である。
オーバサンプリング技術とは、信号周波数に比較して高
い標本化周波数で符合する事により、短いビット長で高
いＳ／Ｎ特性良好なゲイントラッキング特性を得られる
という技術であり、その技術を用いた一般的なコード変
換器を第３図に示す。
い標本化周波数で符合する事により、短いビット長で高
いＳ／Ｎ特性良好なゲイントラッキング特性を得られる
という技術であり、その技術を用いた一般的なコード変
換器を第３図に示す。
第３図に示すコード変換器は入力端子ＩＮと出力端子Ｏ
ＵＴとディジタル積分器１とディジタル比較器２と１サ
ンプル遅延器３と減算器４とにより構成される。かかる
コード変換器において、入力信号と１サンプル遅延され
た出力信号との差信号は積分されてその出力がディジタ
ル量子化器により入力信号のビット長より短いビット長
に丸められて出力される。量子化器によって生じる量子
化雑音をＱ （ｔ）、入力信号及び出力信号を各々■（
ｔ）、０（ｔ）として関係式を導き、Ｚ変換して次式を
得る。
ＵＴとディジタル積分器１とディジタル比較器２と１サ
ンプル遅延器３と減算器４とにより構成される。かかる
コード変換器において、入力信号と１サンプル遅延され
た出力信号との差信号は積分されてその出力がディジタ
ル量子化器により入力信号のビット長より短いビット長
に丸められて出力される。量子化器によって生じる量子
化雑音をＱ （ｔ）、入力信号及び出力信号を各々■（
ｔ）、０（ｔ）として関係式を導き、Ｚ変換して次式を
得る。
ｏ （Ｚ）＝Ｉ （Ｚ）＋ （１−Ｚ−’）Ｑ （Ｚ）
・・・・・・・・・・・・・・・・・・・・ （１）（
１）式より明かな様に、量子化雑音は微分されて出力に
伝達され従って、帯域内の量子化雑音成分は非常に小さ
くなる。
・・・・・・・・・・・・・・・・・・・・ （１）（
１）式より明かな様に、量子化雑音は微分されて出力に
伝達され従って、帯域内の量子化雑音成分は非常に小さ
くなる。
なおディジタル積分器は第４図に示す様に加算器及び１
サンプル遅延器により構成され、またディジタル比較器
は下位ビットの切り捨てにより実現される。
サンプル遅延器により構成され、またディジタル比較器
は下位ビットの切り捨てにより実現される。
［発明が解決しようとする問題点コ
上述した従来のコード変換器において出力コードの比較
的上位ビットは入力コードと比較して変化がなく、従っ
てディジタル積分器、ディジタル比較器及び１サンプル
遅延器の動作に無駄が生じる。この事はハード量が大き
くなることにつながり、集積回路には不向きである。
的上位ビットは入力コードと比較して変化がなく、従っ
てディジタル積分器、ディジタル比較器及び１サンプル
遅延器の動作に無駄が生じる。この事はハード量が大き
くなることにつながり、集積回路には不向きである。
更に一般に量子化雑音は白色ではなく入力信号の周波数
、あるいは振幅レベルに相関があり、急激にＳ／Ｎ特性
やゲイントラッキング特性が劣化する周波数、あるいは
レベルが生じる。かかる現象を改善するためによく用い
られる手段としてディジタル比較器の入力に、デイザを
加える方法がよく知られている。しかし、デイザを発生
させる回路が必要となり、またデイザのスペクトラムも
入力信号の種類によって最適なものを選ぶ必要がある。
、あるいは振幅レベルに相関があり、急激にＳ／Ｎ特性
やゲイントラッキング特性が劣化する周波数、あるいは
レベルが生じる。かかる現象を改善するためによく用い
られる手段としてディジタル比較器の入力に、デイザを
加える方法がよく知られている。しかし、デイザを発生
させる回路が必要となり、またデイザのスペクトラムも
入力信号の種類によって最適なものを選ぶ必要がある。
従ってハード量の増加、設計の複雑かを招くことになる
。
。
また、ディジタルコードがサインマグニチュードで表さ
れている時、切り捨てを行うとゲイントラッキング特性
（リニアリティ）が劣化する。
れている時、切り捨てを行うとゲイントラッキング特性
（リニアリティ）が劣化する。
［発明の従来技術に対する相違点］
上述した従来のコード変換器に対し、本発明は入力コー
ドを２の補数で表し、更に、任意の上位ビットはコード
変換せず下位ビットを直接取り出してコード変換する事
によりオーバサンプリングするコードを常に正符号とす
るという相違点を有する。
ドを２の補数で表し、更に、任意の上位ビットはコード
変換せず下位ビットを直接取り出してコード変換する事
によりオーバサンプリングするコードを常に正符号とす
るという相違点を有する。
［問題点を解決するための手段］
本発明のコード変換器は第１図に示す様に入力端子ＩＮ
と出力端子ＯＵＴとディジタル積分器１とディジタル比
較器２と１サンプル遅延器３と減算器４と加算器５とに
より構成され、る。かかるコード変換器において入力信
号は２の補数で表されており、この２の補数で表された
ｎビットのコードの下位ｍビットが減算器４の被減算側
に入力され、その符号は常に正符号となる。
と出力端子ＯＵＴとディジタル積分器１とディジタル比
較器２と１サンプル遅延器３と減算器４と加算器５とに
より構成され、る。かかるコード変換器において入力信
号は２の補数で表されており、この２の補数で表された
ｎビットのコードの下位ｍビットが減算器４の被減算側
に入力され、その符号は常に正符号となる。
［実施例コ
次に本発明について図面を参照して説明する。
第２図は本発明の一実施例の回路図である。第２図に示
す回路は、第１図に示す回路で１４ビツトの入力コード
の下位６ビツトをオーバサンプリングして１ビツトコー
ドに変換する場合で、ディジタルコンパレータの出力が
１ビツトの場合は、ディジタル積分器の出力がオーバフ
ローするか否かを判別する事に対応し、ハード構成が特
に藺単になる。
す回路は、第１図に示す回路で１４ビツトの入力コード
の下位６ビツトをオーバサンプリングして１ビツトコー
ドに変換する場合で、ディジタルコンパレータの出力が
１ビツトの場合は、ディジタル積分器の出力がオーバフ
ローするか否かを判別する事に対応し、ハード構成が特
に藺単になる。
第２図に示す回路において、入力信号はＭＳＢ（極性ビ
ット）Ｉｆデータから順に工２〜１１４としたパラレル
入力で工２〜■８は全加算器ＦＡ１２〜ＦＡ１８の入力
となるＩ９〜１１４の６ビツトは各々全加算器ＦＡ２１
−ＦＡ２６の入力端子に接続される。全加算器ＦＡ２１
〜ＦＡ２６の出力は各々標本化周波数と同じ周波数のク
ロックでフリップフロップＦＦＩ〜ＦＦ６に取り込まれ
その出力は全加算器ＦＡ２１〜ＦＡ２６の入力に接続さ
れる。全加算器ＦＡ２２〜ＦＡ２６のケタ上げ出力は１
ビツト上位の全加算器ＦＡ２１〜ＦＡ２５のケタ上げ入
力に接続されＦＡ２６のケタ上げ入力は接地される。全
加算器ＦＡＩ２〜ＦＡ１８の他の入力は、接地され全加
算器ＦＡ１８のケタ上げ入力には全加算器ＦＡ２１のケ
タ上げ出力が接続される。全加算器ＦＡ１３〜ＦＡ１８
のケタ上げ出力は１ビツト上位の全加算器ＦＡ１２〜Ｆ
Ａ１７のケタ上げ入力に接続される。
ット）Ｉｆデータから順に工２〜１１４としたパラレル
入力で工２〜■８は全加算器ＦＡ１２〜ＦＡ１８の入力
となるＩ９〜１１４の６ビツトは各々全加算器ＦＡ２１
−ＦＡ２６の入力端子に接続される。全加算器ＦＡ２１
〜ＦＡ２６の出力は各々標本化周波数と同じ周波数のク
ロックでフリップフロップＦＦＩ〜ＦＦ６に取り込まれ
その出力は全加算器ＦＡ２１〜ＦＡ２６の入力に接続さ
れる。全加算器ＦＡ２２〜ＦＡ２６のケタ上げ出力は１
ビツト上位の全加算器ＦＡ２１〜ＦＡ２５のケタ上げ入
力に接続されＦＡ２６のケタ上げ入力は接地される。全
加算器ＦＡＩ２〜ＦＡ１８の他の入力は、接地され全加
算器ＦＡ１８のケタ上げ入力には全加算器ＦＡ２１のケ
タ上げ出力が接続される。全加算器ＦＡ１３〜ＦＡ１８
のケタ上げ出力は１ビツト上位の全加算器ＦＡ１２〜Ｆ
Ａ１７のケタ上げ入力に接続される。
第１図に示したディジタル積分器１の動作は第２図では
ＦＡ２１ないしＦＡ２６及びＦＦＩ〜ＦＦ６とて構成さ
れている。更に、第１図に示したディジタル比較器２は
、ＦＡ２１のケタ上げ動作により実現され、第１図に示
した減算器４はＦＡ２１〜ＦＡ２６で構成される多入力
加算器の演算が、オーバフローした時にリセットされる
事により実現される。これは入カニ９〜１１４が常に正
負号の値である事から可能となる。次に第１図に示した
加算器５はＦＡＩ２〜ＦＡ１８で構成される事は明かで
ある。第１の実施例ではディジタル比較器の出力を１ビ
ツトとしたがマルチビットにしても同様に構成できるこ
とは明かである。
ＦＡ２１ないしＦＡ２６及びＦＦＩ〜ＦＦ６とて構成さ
れている。更に、第１図に示したディジタル比較器２は
、ＦＡ２１のケタ上げ動作により実現され、第１図に示
した減算器４はＦＡ２１〜ＦＡ２６で構成される多入力
加算器の演算が、オーバフローした時にリセットされる
事により実現される。これは入カニ９〜１１４が常に正
負号の値である事から可能となる。次に第１図に示した
加算器５はＦＡＩ２〜ＦＡ１８で構成される事は明かで
ある。第１の実施例ではディジタル比較器の出力を１ビ
ツトとしたがマルチビットにしても同様に構成できるこ
とは明かである。
更に、第２図に示した本発明の第１の実施例の後段にＤ
／Ａコンバータが接地されてアナログ信号に変換される
場合は、第２図に示すディジタル加算器ＦＡＩ２〜ＦＡ
１８の代わりにアナログ加算を行う方がハードが簡単に
なるため入力コード■１〜Ｉ８と全加算器ＦＡ２１のケ
タ上げ出力コードとを組み合わせて出力コードとしても
よい。
／Ａコンバータが接地されてアナログ信号に変換される
場合は、第２図に示すディジタル加算器ＦＡＩ２〜ＦＡ
１８の代わりにアナログ加算を行う方がハードが簡単に
なるため入力コード■１〜Ｉ８と全加算器ＦＡ２１のケ
タ上げ出力コードとを組み合わせて出力コードとしても
よい。
［発明の効果コ
以上説明したように本発明は、入力コードの任意の下位
ビットだけをオーバサンプリングし、残る上位ビットは
そのまま出力することによりハードを簡単化する事がで
き、更に入力コードを２の補数で表す事により、下位ビ
ットは常に正負号の値として処理することができ、ハー
ドを簡単化することができる。また、入力コードが２の
補数で表されており、下位ビットを取り出して常に正負
号のコードをオーバサンプリングするため、コードのＬ
ＳＢで表されるステップ幅よりも小さい正負号の信号が
（符号化されて）コード変換器に入力された時はオーバ
サンプリングされる信号のレベルは零であり、逆にコー
ドのＬＳＢで表されるステップ幅よりも負符号の信号が
（符号化されて）コード変換器に入力された時は、オー
バサンプリングされる信号のレベルはステップ幅に等し
くなる。この事は、オーバサンプリング回路のディジタ
ル積分器の入力にデイザを加えたことに相等し、従って
より良好なＳ／Ｎ特性やゲイン・トラッキング特性が得
られるという効果がある。
ビットだけをオーバサンプリングし、残る上位ビットは
そのまま出力することによりハードを簡単化する事がで
き、更に入力コードを２の補数で表す事により、下位ビ
ットは常に正負号の値として処理することができ、ハー
ドを簡単化することができる。また、入力コードが２の
補数で表されており、下位ビットを取り出して常に正負
号のコードをオーバサンプリングするため、コードのＬ
ＳＢで表されるステップ幅よりも小さい正負号の信号が
（符号化されて）コード変換器に入力された時はオーバ
サンプリングされる信号のレベルは零であり、逆にコー
ドのＬＳＢで表されるステップ幅よりも負符号の信号が
（符号化されて）コード変換器に入力された時は、オー
バサンプリングされる信号のレベルはステップ幅に等し
くなる。この事は、オーバサンプリング回路のディジタ
ル積分器の入力にデイザを加えたことに相等し、従って
より良好なＳ／Ｎ特性やゲイン・トラッキング特性が得
られるという効果がある。
第３図は従来のコード変換器のブロック図、第４図はデ
ィジタル積分器の構成図を示す。 １・・・・・ディジタル積分器、 ２・・・・・ディジタル比較器、 ３・・・・・１サンプル遅延器、 ４・・・・・減算器、 ５・・・・・ｎ−ｍビット加算器。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
ィジタル積分器の構成図を示す。 １・・・・・ディジタル積分器、 ２・・・・・ディジタル比較器、 ３・・・・・１サンプル遅延器、 ４・・・・・減算器、 ５・・・・・ｎ−ｍビット加算器。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 任意の標本化周波数で任意のビット長に符号化されたデ
ィジタルコードを前記標本化周波数で前記ビット長より
も短いビット長に符号化されたディジタルコードに変換
するコード変換器において、変換前のディジタルコード
が２の補数によって表現され、該ディジタルコードは任
意の上位ビットと残りの下位ビットに分解され、該下位
ビットを被減算側に入力された減算器と該減算器の出力
を入力とした積分器と該積分器の出力を入力としたディ
ジタル比較器と該ディジタル比較器の出力を入力とし、
出力が前記減算器の減算側に入力された１サンプル遅延
器と前記上位ビットと前記ディジタル比較器出力とを入
力とする加算器とで構成され、該加算器の出力をその出
力とすることを特徴とするコード変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276609A JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
| US07/264,556 US4924223A (en) | 1987-10-30 | 1988-10-31 | Digital code converter formed of a decreased number of circuit elements |
| EP19880118133 EP0314182A3 (en) | 1987-10-30 | 1988-10-31 | Digital code converter formed of a decreased number of circuit elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276609A JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117527A true JPH01117527A (ja) | 1989-05-10 |
| JPH073953B2 JPH073953B2 (ja) | 1995-01-18 |
Family
ID=17571825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276609A Expired - Fee Related JPH073953B2 (ja) | 1987-10-30 | 1987-10-30 | コード変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4924223A (ja) |
| EP (1) | EP0314182A3 (ja) |
| JP (1) | JPH073953B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007288A (en) * | 1988-12-02 | 1991-04-16 | Yazaki Corporation | Heat-radiation type level sensor |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805095A (en) * | 1997-01-10 | 1998-09-08 | Motorola, Inc. | Two's complement digital to analog converter |
| EP1096368A1 (en) * | 1999-10-25 | 2001-05-02 | Telefonaktiebolaget L M Ericsson (Publ) | Method and circuit for resolution adaption |
| US6417949B1 (en) * | 1999-11-05 | 2002-07-09 | Scientific-Atlanta, Inc. | Broadband communication system for efficiently transmitting broadband signals |
| DE60029097T2 (de) * | 2000-08-04 | 2007-06-14 | Stmicroelectronics S.R.L., Agrate Brianza | Pulscodemodulation/Pulsbreitenmodulation-Umsetzer mit Pulsbreitenmodulation-Leistungsverstärker |
| US10050606B2 (en) | 2014-12-17 | 2018-08-14 | Stmicroelectronics International N.V. | Decimation FIR filters and methods |
| US10050607B2 (en) * | 2014-12-17 | 2018-08-14 | Stmicroelectronics International N.V. | Polyphase decimation FIR filters and methods |
| US10715169B1 (en) * | 2019-05-21 | 2020-07-14 | Ciena Corporation | Coarse-fine gain-tracking loop and method of operating |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3021012C2 (de) * | 1980-06-03 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verallgemeinertes interpolativers Verfahren zur Digital-Analog-Umsetzung von PCM Signalen |
| US4520347A (en) * | 1982-11-22 | 1985-05-28 | Motorola, Inc. | Code conversion circuit |
| JPS61107818A (ja) * | 1984-10-30 | 1986-05-26 | Nec Corp | エントロピ−符号化方式とその装置 |
| US4623874A (en) * | 1984-11-02 | 1986-11-18 | Gte Communication Systems Corp. | Word length converter |
| US4593271A (en) * | 1985-01-16 | 1986-06-03 | At&T Bell Laboratories | Higher order interpolation for digital-to-analog conversion |
| US4704600A (en) * | 1985-02-04 | 1987-11-03 | Nippon Telegraph And Telephone Corporation | Oversampling converter |
-
1987
- 1987-10-30 JP JP62276609A patent/JPH073953B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-31 US US07/264,556 patent/US4924223A/en not_active Expired - Lifetime
- 1988-10-31 EP EP19880118133 patent/EP0314182A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007288A (en) * | 1988-12-02 | 1991-04-16 | Yazaki Corporation | Heat-radiation type level sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4924223A (en) | 1990-05-08 |
| EP0314182A2 (en) | 1989-05-03 |
| EP0314182A3 (en) | 1991-04-24 |
| JPH073953B2 (ja) | 1995-01-18 |
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