JPS5989457A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多結晶シリコンを用いた自己整合法によ多形
成した半導体装置の製造方法に係シ、特に従来問題とな
っていたショートを防止するのに好適な半導体装置の製
造方法に関する。

〔従来技術〕

高速な半導体装置を得るために半導体装置の微細化が行
なわれておシ、効率的に微細化するためにマスク合せの
不要な種々の自己整合法が提案されている。例えば■ｐ
、３Ｔｒ１ｎｓＢｃｔｉｏｎｓ　ｏｎ　ＥＤｖｏｌ　Ｅ
Ｄ−２７Ａ　８　Ａｕｇｕｓｔ　１９８０　　で発表さ
れている自己整合法は第１図に示すように、半導体基板
１に分離用酸化膜２を形成し、ペース領域３を形成し、
エミッタ領域および配線となる高不純物濃度の多結晶シ
リコン層４を形成し、次に酸化膜５を酸化あるいはＣＶ
Ｄ法で形成し、バターニングを行い同図（ａ）のような
断面構造を形成する。

次に酸化を行い多結晶シリコン４とベース領域３を酸化
し酸化膜７，８を形成する。このとき、多結晶シリコン
は高不純物濃度であるため、ペース領域３に比べて酸化
速度が早くなシ、酸化膜７は厚く、酸化膜８は薄く形成
される。この酸化工程中に多結晶シリコンを拡散源とし
てエミッタ拡散層６を形成し同図（ｂ）のような断面を
得る。次に全面のエツチングを行い、自己整合法にょシ
ベース領域上の酸化膜８を完全に除去する。次にイオン
打込みによシ高濃度ペース層９を形成し、金属電極１０
を形成して同図（Ｃ）に示す断面構造となる。

この方法はエミッタとベースコンタクトが自己整合で形
成できるために微細化に有効である。更にベースコンタ
クトがエミッタ周辺近傍に形成でき、ベース抵抗が減小
するため高速素子を得るのに優れた方法である。しかし
、多結晶シリコン４と金属電極１０間を絶縁する酸化膜
の膜厚ｄ３が、同図（ｂ）で示した酸化膜７の膜厚ｄ１
と酸化膜８の膜厚ｄ２の差ｄ３＝ｄ、−ｄ２と薄くなる
ために絶縁不良やショートが発生しゃすい。また、金属
電極１０とエミッタ拡散層６との距離は、前に述べた薄
い酸化膜厚と拡散層６の横方向拡散長との差となるため
、非常に小さくなシショートが発生しやすく、トランジ
スタのエミッタ、ベース間ショート不良が発生し易いと
いう大きな欠点があった。

〔発明の目的〕

本発明の目的は、拡散層、多結晶シリコン層と金属電極
の絶縁をよくし、ショートを完全に防止できる自己整合
法による半導体装置の製造方法を提供することにある。

〔発明の概要〕

前に述べたように、多結晶シリコンと金属電極のショー
トが発生する原因は、多結晶シリコン側壁部の酸化膜厚
が薄いことであシ、多結晶シリコン側壁部の酸化膜を厚
く形成することによシ解決可能である。このことよシ、
多結晶シリコン側壁部の酸化膜だけを厚く形成するため
に、多結晶シリコン上部に耐酸化性膜を形成し、側壁部
のみを独立に酸化できる製造方法を発明した。

その工程は次の通υである。

多結晶シリコンを用いた自己整合法による半導体装置に
おいて、多結晶シリコン成長後に酸化膜を形成する工程
、窒化膜を形成する工程、窒化膜、酸化膜、多結晶シリ
コンをバターニングする工程、窒化膜をマスクとして多
結晶シリコンの側壁を酸化する工程を含むものである。

更に上記窒化膜のかわシに耐酸化性膜を用いることがで
きる。

〔発明の実施例〕

以下、本発明の第１の実施例を第２図によシ説明する。

第２図は本発明によるｎｐｎ（ｐｎｐ）トランジスタを
形成するための工程を示している。

ｐ（ｎ）型半導体基板１の上に選択的に高濃度ｎ（ｐ）
影領域２を形成し、チャネルストッパとなるＩ）（ｎ）
影領域３を形成し、ｎ（ｐ）型のエピタキシャル層４を
形成し、分離用酸化膜５を形成し、コレクタ取出し用高
濃度ｎ（ｐ）影領域６を形成し、ベース領域となるｐ（
ｎ）型領域７を形成する。この領域７を形成するまでの
工程は、ここでは絶縁物分離法の場合を示したが、接合
分離法等の他の方法で形成してもよい。次にエミッタ取
シ出し用領域となる多結晶シリコン層８を２０００〜４
０００人程度形成する。形成で領域８の形成にはｎ（１
））形のドープされた多結晶シリコン層を堆積させるか
、あるいはイオン打込等によシネ鈍物を導入してもよい
。次にエミッタ取出し用の多結晶シリコン層の上に酸化
膜９を３０００人程度形成する。ここで酸化膜９は、多
結晶シリコン層を酸化するか、あるいはＣＶＤ法によっ
て形成しても良い。この酸化膜は後述する様に、エミッ
タとベース電極間の絶縁膜となるものである。

次に窒化膜１０を５００〜２０００Ａ程度形成する。

ここで窒化膜のかわシに耐酸化性膜を用いてもよい。こ
の工程までの断面図を第２図（ａ）に示す。

次に、同図（ｂ）の様に窒化膜１０．酸化膜９、多結晶
シリコン８をパターニングし、エミッタ電極、コレクタ
電極を形成する。

次に、酸化を行う。この酸化工程では、窒化膜１０が存
在するために、多結晶シリコン層８の側面とベース領域
７の露出部のみが酸化され、２０００〜５０００人福度
の酸化膜１１が形成できる。

この酸化工程中あるいは酸化後の適尚な熱処理によシ、
多結晶シリコンを拡散源としてエミッタ領域１２を形成
する。このときの断面を同図（Ｃ）に示す。

次に、窒化膜１０をマスクとして、ドライエツチング等
の異方性エツチングによシ酸化膜のエツチングを行い、
ベース領域７を露出させる。このときの断面を同図（ｄ
）に示す。図のように多結晶シリコン８の上部は酸化膜
９によシ、側部は酸化膜１１によシ絶縁される。上述し
た様に、酸化膜９と１１は別の工程によシ形成できる為
、上部と側部の酸化膜厚を独立に制御できる。

次に、ベース取出部にイオン打込を行い高濃度ｐ（ｎ）
領域１３を形成し、窒化膜１０を除去し多結晶シリコン
層のコンタクトを取るために酸化膜を選択的に除去し、
コンタクトホール１４を形成し、金属電極１５を形成し
て完成する。完成後の断面図を同図（ｅ）に示す。以上
のように本発明では、簡単な工程を追加することによシ
、多結晶シリコンを絶縁するための酸化膜厚の上部と側
部を独立に制御でき、完成時に膜厚が薄くならないとい
う利点がある。このため多結晶シリコン層８およびエミ
ッタ拡散層１２と金属電極１５との距離を上部、側部独
立に大きくできるため、完全にショートを防止できると
いう効果がある。

次に本発明の第２の実施例を第３図によシ説明する。第
３図は本発明によるｎｐｎ　（ｐｎｐ））ランジスタを
形成するための工程を示しているｇｐ（ｎ）形半導体基
板１、ｎ（Ｉ））形高濃度埋込層２．１）（ｎ）形チャ
ネルストッパ３、ｎ　（１））形エピタキシャル層４、
分離用酸化膜５、コレクタ取出し用ｎ（ｐ）形高濃度層
６、ｐ　（ｎ）形ベース層７の形成は第３図と同じであ
る。次に３００〜１５００人程度の酸化膜形成０を形成
し、エミッタ領域を選択的に除去する。次にｎ（ｐ）形
の多結晶シリコンを２０００〜４０００人程度堆積させ
る形成あるいは多結晶シリコン堆積後イオン打込み等に
よシネ鈍物を導入してｎ（ｌ形多結晶シリコン層８を形
成する。次に多結晶シリコン層の上部に酸化膜９を３０
００人程度酸化あるいはＣＶＤ法による堆積等によシ形
成する。次に窒化膜１０を５００〜２０００人程度形成
する形成こで窒化膜のかわシに耐酸化性膜を用いてもよ
い。またこれまでの工程途中の熱処理によシ多結晶シリ
コンを拡散源としてエミッタ領域１２が形成できる。こ
こでエミッタ領域１２は、酸化膜１００のパターニング
の後にイオン打込等によって形成してもよい。この工程
までの断面図を同図（ａ）に示す。

次に、エミッタ取出し領域、コレクタ取出し領域を決め
るバターニング工程において、窒化膜１０、酸化膜９、
多結晶シリコン８を選択的に除去する。また多結晶シリ
コン層は１０００〜３０００人程度のオーバー形成チン
グを行い酸化膜９および窒化膜１０がひさし状となるよ
うにする。このときの断面図を同図（ｂ）に示す。

次に酸化を行う。この酸化工程では、多結晶シリコン上
部は窒化膜によシ酸化されず、多結晶シリコン層の側部
およびベース領域上のみが酸化され、２０００人〜５０
００人程度形成化膜１０２゜１０１が形成できる。この
ときの断面を同図（Ｃ）に示す。

次に、ドライエツチング等の異方性エツチングを用いて
、窒化膜１０をマスクとして酸化膜のエツチングを行い
酸化膜１０１を除去する。この時の断面を同図（ｄ）に
示す。

次に、イオン打込みによシ高濃度ペース領域１３を形成
し窒化膜１０を除去し、多結晶シリコンにコンタクトを
取るために選択的に酸化膜を除去し、金属電極１５を形
成して完成する。完成断面図を同図（ｅ）に示す。以上
のように本発明によれば、多結晶シリコン層８と金属電
極１５との絶縁は、上部は酸化膜９（より、側部は酸化
膜１０２によシ行なわれておシ、酸化膜９，１０２の膜
厚は独立に制御することができ、完成時に膜厚が薄くな
尾ないために、完全にショートを防止できる。

またエミッタ拡散層１２と金属電極１５間はマスクによ
シ適正な距離を保つことができるためにショートを防止
できるという太き表効果がある。

次に本発明の第３の実施例を第４図により説明する。第
４図は本発明によるｎｐｎ　（１）１１））　トランジ
スタを形成するための工程を示している。

ｐ（ｎ）形半導体基板１、ｎ（１））形高濃度埋込層２
、ｐ（ｎ）形チャネルストッパ３、ｎ（１））形エピタ
キシャル層４、分離用酸化膜５、コレクタ取出し用ｎ（
ｐ）形高濃度層６、Ｉ）　（ｎ）形ベース層７の形成は
第３図と同じである。次に３００〜１５００　形成度の
酸化膜１００を形成し、５００〜２０００人程度窒化膜
２形成を形成する。ここで窒化膜のかわりに耐酸化性膜
を用いてもよい。この工程までの断面を同図（ａ）に示
す。

次にエミッタ領域、コレクタ取出し領域のパターニング
を行い窒化膜２００、酸化膜１００を選択的に除去する
。次にエミッタ拡散層１２をイオン打込により形成し、
２０００〜４０００人程度の多結晶シ形成ン層８を堆積
させる。ここでエミッタ領域１２の形成は多結晶シリコ
ンからの拡散でも形成できる。このときの断面を（ｂ）
に示す。

次に酸化あるいはＣＶＤ法によ、り３０００人程度の酸
化膜９を形成し、５００〜２０００人程度の窒化膜形成
を形成する。ここで窒化膜のかわシに耐酸化性膜を用い
てもよい。このときの断面を同図（Ｃ）に示す。

次に、エミッタ領域をおおうように多結晶シリコンのパ
ターニングを行い窒化膜１０、酸化膜９、多結晶シリコ
ン８を選択的に除去した後の断面を（ｄ）に示す。次に
酸化を行う。窒化膜１０，２００が存在するために多結
晶シリコン層８の側部のみが酸化され２０００〜５００
０Ａ程度の酸化膜１０２が形成される。このときの断面
を同図（ｅ）に示す。

次に窒化膜の除去を行い、酸化膜１００の除去を行い、
イオン打込により高濃度ベース領域１３を形成し、多結
晶シリコン層から金属電極を取出す為にコンタクト部の
酸化膜を除去し、金属電極１５を形成してｎｐｎ　）ラ
ンジスタが完成する。

これを同図（ｆ）に示す。以上のように本発明によれば
、多結晶シリコン８と金属電極１５の絶縁は、上部は酸
化膜９によシ、側部は酸化膜１０２により行なわれ、酸
化膜９，１０２は独立に形成制御できる利点があるため
、ショートを完全に防止することができる。

次に本発明の第４の実施例を第５図によシ説明する。第
５図は本発明を用いて、Ｉ”Ｌ（ｉｎｔｅｇｒａｔｅｄ
　工ｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）を形成するための
工程を示している。この製造工程の大部分は先に説明し
た実施例３と同じであるので、ここでは相違点について
のみ詳しく説明する。

ｐ（ｎ）形基板１、ｎ（１））形高濃度埋込層２、エビ
タキンヤル層４、分離用酸化膜５の形成は第３の実施例
と同一である。次にＩ２Ｌ　のインジェクタ°およびペ
ース領域となるｐ（ｎ）膨拡散層７０．７１を形成する
。次に酸化膜１００、窒化膜２００を形成した後の断面
を同図（ａ）に示す。次に多結晶シリコン８、酸化膜９
、窒化膜１０１コレクタ拡散層１２を形成しパターニン
グを行う。

ここで拡散層７０．７１で形成される横形トランジスタ
のペース領域をおおうようにパターニングを行う。この
ときの断面を同図（ｂ）に示す。次に酸化を行い多結晶
シリコン層の側壁に酸化膜１０２を形成した後の断面を
同図（Ｃ）に示す。次に窒化膜１０．２００．酸化膜１
０′０の除去を行った後の断面を同図（ｄ）に示す。次
にイオン打込みにより高濃度ペース領域７２を形成し、
金属電極１５゜１６を形成して完成する。このときの断
面を同図（ｅ）に示す。以上のように１２Ｌ　　もｎｐ
ｎ）ランジスタと同様に形成でき、多結晶シリコンと金
属電極とのショートを防止できる。

次に本発明の第５の実施例を第６図に示す。これは第１
の実施例でＩ”Ｌを形成した場合であり、酸化膜５０を
形成し、これをマスクとしてインジェクタおよびベース
層７０．７１を形成する以外は、第１の実施例と同様で
あり、１はｐ（ｎ）形基板、２はｎ（ｐ）形高濃度埋込
層、４はｎ　（ｐ）形エピタキシャル層、５は分離用酸
化膜、８は多結晶シリコン、９．１１は酸化膜、１５．
１６は金属電極、７２は高濃度ｐ（ｎ）形ベース層であ
る。第１の実施例と同様に多結晶シリコンと金属電極の
ショートを防止できる。

次に本発明の第６の実施例を第７図に示す。これは第２
の実施例でＩ２Ｌ　　を形成した場合であり、インジェ
クタおよびベース拡散層となるＩ）（ｎ）膨拡散層７０
．７１を形成する以外は第２の実施例と同様であシ、多
結晶シリコンと金属電極のショートを防止できる。

〔発明の効果〕

以上述べてきたように、本発明によれば、多結晶シリコ
ン層の上部と側部の酸化膜厚を独立に制御することが可
能であシ、また酸化膜形成時の膜厚と完成時の膜厚の変
化を非常に小さくすることが可能であるので、プロセス
条件の広い範囲にわたって、ショートの発生がない自己
整合法による微細な半導体装置を容易に形成できるとい
う効果がある。

【図面の簡単な説明】

第１図は従来技術での製造方法を示す断面図、第２図は
本発明の第１の実施例を示す断面図、第３図は本発明の
第２の実施例を示す断面図、第４図は本発明の第３の実
施例を示す断面図、第５図は本発明の第４の実施例を示
す断面図、第６図は本発明の第５の実施例を示す断面図
、第７図は本発明の第６の実施例を示す断面図である。 １・・・半導体基板、２・・・埋込層、３・・・チャネ
ルストッパ、４・・・エピタキシャル層、５，９，１０
０゜１０１．１０２・・・酸化膜、６・・・コレクタ取
出し用拡散層、７，１３・・・ベース拡散層、８・・・
多結晶シリコン、１０，２００・・・窒化膜、１２・・
・エミツタ吊　２　　図 （ｄ、） （ｅ） ■　３　　図 （叉） （ｂ） 爾　３　　ｎ （１） （ご） ”ｆａ　　Ｊ　　図 ■４図 （ｄ） （ｅ） 第　５　　図 ＜ｂ） Ｙ　５　図 （ｃｌ） （ｅ） 第　６　図 罵　７　図 第１頁の続き ■出願　　人　日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地

Claims (1)

1. 【特許請求の範囲】 １、多結晶シリコンを用いた自己整合法による半導体装
   置において、多結晶シリコン成長後に酸化膜を形成する
   工程、窒化膜を形成する工程、窒化膜、酸化膜、多結晶
   シリコンをバターニングする工程、窒化膜をマスクとし
   て多結晶シリコンの側壁を酸化する工程を含むことを特
   徴とする半導体装置の製造方法。 ２、上記窒化膜のかわシに耐酸化性膜を用いたことを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。 ３、特許請求の範囲第１項記載のバターニング工程にお
   いて窒化膜をひさし状に形成する工程、窒化膜をマスク
   として多結晶シリコンの側壁を酸化する工程、窒化膜を
   マスクとして酸化膜を除去する工程を含むことを特徴と
   する半導体装置の製造方法。