JPH01124261A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH01124261A JPH01124261A JP63239908A JP23990888A JPH01124261A JP H01124261 A JPH01124261 A JP H01124261A JP 63239908 A JP63239908 A JP 63239908A JP 23990888 A JP23990888 A JP 23990888A JP H01124261 A JPH01124261 A JP H01124261A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［発明の属する技術分野］
本発明は半導体素子の製造方法およびこの方法によって
製造される半導体素子に関する。
製造される半導体素子に関する。
［従来技術の説明］
バイポーラトランジスタは現在でもかなり興味のあるも
のである。これは例えばその動作速度が一般的に電界効
果トランジスタの動作速度より速いからである。より高
い集積密度、より速い動作速度へのニーズにより、素子
が小さくなると、電界効果トランジスタ、およびバイポ
ーラトランジスタの製造が、より困難になる。例えば高
速バイポーラトランジスタは小さいベース層の製造を必
要とし、電気的に接続されるだけでなく、エミッタ層お
よびコレクタ層に対しても正確に整合しなければならな
い。小さいベース層はエミッターベース間容量を減らす
が、これは素子の動作速度を制限する一つの要素であっ
た。また小さいベース幅も素子の応答時間を改善する。
のである。これは例えばその動作速度が一般的に電界効
果トランジスタの動作速度より速いからである。より高
い集積密度、より速い動作速度へのニーズにより、素子
が小さくなると、電界効果トランジスタ、およびバイポ
ーラトランジスタの製造が、より困難になる。例えば高
速バイポーラトランジスタは小さいベース層の製造を必
要とし、電気的に接続されるだけでなく、エミッタ層お
よびコレクタ層に対しても正確に整合しなければならな
い。小さいベース層はエミッターベース間容量を減らす
が、これは素子の動作速度を制限する一つの要素であっ
た。また小さいベース幅も素子の応答時間を改善する。
さらにエミッタおよびコレクタ層への小さくて抵抗の低
い電気的接触も必要である。同様な製造問題は電界効果
トランジスタが小さくなるときにも起きる。
い電気的接触も必要である。同様な製造問題は電界効果
トランジスタが小さくなるときにも起きる。
バイポーラトランジスタを製造するためにいくつかの技
術が考案されている。（例えば１９７４年。
術が考案されている。（例えば１９７４年。
月３日に付与されたアメリカ特許節３．８３３．４２９
号および１９８２年７月６日に付与された第４４３８．
１３８号を参照）高度の製造技術が考案され、サブミク
ロンサイズのバイポーラトランジスタが製造されるよう
になった。サブミクロンレベルのバイポーラトランジス
タは１９８５年の国際電子デバイス会議（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ ）の論文２，１に述べられている。
号および１９８２年７月６日に付与された第４４３８．
１３８号を参照）高度の製造技術が考案され、サブミク
ロンサイズのバイポーラトランジスタが製造されるよう
になった。サブミクロンレベルのバイポーラトランジス
タは１９８５年の国際電子デバイス会議（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ ）の論文２，１に述べられている。
著者によって述べられた技術は“超自己整合プロセス技
術（ＴｈｅＳｕｐｅｒ Ｓｅｌｒ−Ａｌｉｇｎｅｄ Ｐ
ｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ） ”つまりＳ
ＳＴである。光学マスクを用いる単一パターニングステ
ップしか必要としないが、製作手順は比較的複雑である
。多くの材料、例えば二酸化シリコン、シリコン窒化物
およびポリシリコン、が用いられているが、各材料に対
する典型的な手順は材料を成長するステップおよび中間
酸化ステップを有し、所定のパターンを形成するための
選択エツチングステップからなる。製造手順は著者の第
２図、素子は著者の第１図に示されている。
術（ＴｈｅＳｕｐｅｒ Ｓｅｌｒ−Ａｌｉｇｎｅｄ Ｐ
ｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ） ”つまりＳ
ＳＴである。光学マスクを用いる単一パターニングステ
ップしか必要としないが、製作手順は比較的複雑である
。多くの材料、例えば二酸化シリコン、シリコン窒化物
およびポリシリコン、が用いられているが、各材料に対
する典型的な手順は材料を成長するステップおよび中間
酸化ステップを有し、所定のパターンを形成するための
選択エツチングステップからなる。製造手順は著者の第
２図、素子は著者の第１図に示されている。
有用なＳＳＴ素子は製造されたが、この技術にはいくつ
か望ましくない限界が存在し、これはまた発表された素
子の特性の限界の原因ともなる。
か望ましくない限界が存在し、これはまた発表された素
子の特性の限界の原因ともなる。
例えば、前述の技術はおそら＜、０．１ｔｔｍのライン
幅を製造できるが、エツチング速度の変動によりライン
幅を更に一桁下げることは出来ない。さらにベース金属
接触とエミッタ金属接触と間の距離は光学リソグラブイ
クおよびエツチング技術の限界によって決めらでしまう
。発表された素子では比較的大きいスペースは望ましく
ない。これはベース接触に用いられるポリシリコンのシ
ート抵抗は外部ベース抵抗を決める重要な要因であるか
らである。発表された素子の外部ベース抵抗は比較的に
大きく、これはノイズの増加の原因となる。
幅を製造できるが、エツチング速度の変動によりライン
幅を更に一桁下げることは出来ない。さらにベース金属
接触とエミッタ金属接触と間の距離は光学リソグラブイ
クおよびエツチング技術の限界によって決めらでしまう
。発表された素子では比較的大きいスペースは望ましく
ない。これはベース接触に用いられるポリシリコンのシ
ート抵抗は外部ベース抵抗を決める重要な要因であるか
らである。発表された素子の外部ベース抵抗は比較的に
大きく、これはノイズの増加の原因となる。
つまりそれがベースに接続されるノイズ源として働く。
ポリシリコンシート抵抗の制御は比較的困難である。こ
れはポリシリコンの粒子サイズは成長パラメータ、アニ
ーリング条件などの関数で、これらのパラメータは実際
には制御しにくいからである。ポリシリコンフィルムの
キャリア移動度および外部ベース抵抗の変動は素子動作
特性の変動をもたらしうる。ベースとエミッタ間の接合
を形成するために拡散源としてドープポリシリコンが用
いられる。プロセスの制御問題はほとんど必ず起きるが
、これはエミッタプロフィルは単結晶／多結晶インタフ
ェースでの表面状態によって決められるからである。当
業者ではこのインタフェースでの酸化物の数層が表面方
晶効果によってエミッタプロフィルを劇的に変化できる
ことが知られている。
れはポリシリコンの粒子サイズは成長パラメータ、アニ
ーリング条件などの関数で、これらのパラメータは実際
には制御しにくいからである。ポリシリコンフィルムの
キャリア移動度および外部ベース抵抗の変動は素子動作
特性の変動をもたらしうる。ベースとエミッタ間の接合
を形成するために拡散源としてドープポリシリコンが用
いられる。プロセスの制御問題はほとんど必ず起きるが
、これはエミッタプロフィルは単結晶／多結晶インタフ
ェースでの表面状態によって決められるからである。当
業者ではこのインタフェースでの酸化物の数層が表面方
晶効果によってエミッタプロフィルを劇的に変化できる
ことが知られている。
（発明の概要）
半導体構造での加工は次の方法によって形成される。つ
まり、材料の表面に開口を形成するステップニ露出され
た開口の底部を残して側壁スペーサを形成するステップ
、この底部に物質を成長するステップニ側壁スペーサを
除去するステップニおよび露出された開口の底を修正す
るステップからなる方法である。側壁スペーサのサイズ
は最小リソグラフィツク次元のサイズである。スペーサ
は小さくでき、また最小加工サイズも小さい。
まり、材料の表面に開口を形成するステップニ露出され
た開口の底部を残して側壁スペーサを形成するステップ
、この底部に物質を成長するステップニ側壁スペーサを
除去するステップニおよび露出された開口の底を修正す
るステップからなる方法である。側壁スペーサのサイズ
は最小リソグラフィツク次元のサイズである。スペーサ
は小さくでき、また最小加工サイズも小さい。
望ましい実施例では、サブミクロンのりソグラフィの解
像度は次のステップによって得られる。
像度は次のステップによって得られる。
つまり、シリコン基板上に誘電体層からなる層をパター
ニングし、基板表面を露出する開口を形成するステップ
、この開口に窒化物層を成長するステップ、この窒化物
層をパターニングし、シリコン表面の一部を露出させる
側壁スペーサを形成するステップ、シリコンを成長する
ステップおよび成長されたシリコンを酸化するステップ
である。
ニングし、基板表面を露出する開口を形成するステップ
、この開口に窒化物層を成長するステップ、この窒化物
層をパターニングし、シリコン表面の一部を露出させる
側壁スペーサを形成するステップ、シリコンを成長する
ステップおよび成長されたシリコンを酸化するステップ
である。
窒化物スペーサを除去すると、再び互いに正確な間隔で
形成された開口および正確に制御された大きさのシリコ
ン表面が露出する。スペーサの除去後、拡散やイオン注
入のようなステップが行われ、露出されたシリコン表面
を修正する。バイポーラトランジスタを製造するのに便
宜上に用いられる技術は、従来の光学リソグラフィによ
って到達できる寸法以下にするための従来の側壁スペー
サ技術とは異なる。これは本発明の側壁スペーサは残ら
ずに除去されるからである。
形成された開口および正確に制御された大きさのシリコ
ン表面が露出する。スペーサの除去後、拡散やイオン注
入のようなステップが行われ、露出されたシリコン表面
を修正する。バイポーラトランジスタを製造するのに便
宜上に用いられる技術は、従来の光学リソグラフィによ
って到達できる寸法以下にするための従来の側壁スペー
サ技術とは異なる。これは本発明の側壁スペーサは残ら
ずに除去されるからである。
開口に薄いシリコン層を成長するために、シリコンは選
択エピタキシャル成長を用いて成長される。次の酸化工
程は主に縦方向の成長をもたらし、従って側壁スペーサ
の完全性は悪影響を受けない。
択エピタキシャル成長を用いて成長される。次の酸化工
程は主に縦方向の成長をもたらし、従って側壁スペーサ
の完全性は悪影響を受けない。
（実施例の説明）
本発明の製造技術はｐタイプＳｉ基板上にバイポーラト
ランジスタを作る実施例として説明する。
ランジスタを作る実施例として説明する。
当業者には、この実施例以外のデバイスも作ることがで
き、また、本発明の成長技術以外の実施例も考えられる
。
き、また、本発明の成長技術以外の実施例も考えられる
。
第１図に示される構造は第１伝導タイプを有する基板１
からなり、その上に第２伝導タイプを有するエピタキシ
ャル層３が成長される。基板１とエピタキシャル層３の
間にはさらに第２伝導タイプを有する埋め込み層５が存
在する。この埋め込み層５はＲＣ時定数を減少させる。
からなり、その上に第２伝導タイプを有するエピタキシ
ャル層３が成長される。基板１とエピタキシャル層３の
間にはさらに第２伝導タイプを有する埋め込み層５が存
在する。この埋め込み層５はＲＣ時定数を減少させる。
第１低温酸化物層７は公知の技術を用いてエピタキシャ
ル層３の上に成長される。この酸化物層７はエミッター
コレクタ間の短絡を防ぐ、珪化物層９は成長され、パタ
ーン化された後、第２低温酸化物層１１が成長される。
ル層３の上に成長される。この酸化物層７はエミッター
コレクタ間の短絡を防ぐ、珪化物層９は成長され、パタ
ーン化された後、第２低温酸化物層１１が成長される。
珪化物の代わりに任意の導電材料が代用できる。珪化物
層９および第２低温酸化物層１１がそれぞれパターン化
され、開口が形成され、第１低温酸化物層７の部分を露
出させる。開口は窒化物プラグで充填され、埋め込み層
５にはかからない。これでエピタキシャル層３の表面を
露出し、側壁スペーサ１３を残して開口が窒化物プラグ
内で形成される。第１図は開口が形成された後の構造を
示す。
層９および第２低温酸化物層１１がそれぞれパターン化
され、開口が形成され、第１低温酸化物層７の部分を露
出させる。開口は窒化物プラグで充填され、埋め込み層
５にはかからない。これでエピタキシャル層３の表面を
露出し、側壁スペーサ１３を残して開口が窒化物プラグ
内で形成される。第１図は開口が形成された後の構造を
示す。
第１図に示される構造は従来の公知技術によって形成で
きるので、さらに詳しく述べる必要はない。
きるので、さらに詳しく述べる必要はない。
選択エピタキシャル成長を用いて、第１図に示される構
造で露出されたＳｉ基板上にシリコンを ′成長さ
せる。エピタキシャルシリコンは酸化され、窒化物層の
側壁スペーサ１３は除去される。これらのステップの技
術は当業者に公知である。層の全部が酸化されるように
エピタキシャル層の厚さを選ばなければならない。シリ
コンは主として縦方向に伸び、側壁スペーサには達しな
い。できた構造は酸化物層１５およびその両サイドの２
つのスペース１７を有する。この構造は第２図に示され
ている。窒化物成長の前の開口の大きさの１例は１．０
μｍで、窒化物成長後できた開口は約１０ｎｍである。
造で露出されたＳｉ基板上にシリコンを ′成長さ
せる。エピタキシャルシリコンは酸化され、窒化物層の
側壁スペーサ１３は除去される。これらのステップの技
術は当業者に公知である。層の全部が酸化されるように
エピタキシャル層の厚さを選ばなければならない。シリ
コンは主として縦方向に伸び、側壁スペーサには達しな
い。できた構造は酸化物層１５およびその両サイドの２
つのスペース１７を有する。この構造は第２図に示され
ている。窒化物成長の前の開口の大きさの１例は１．０
μｍで、窒化物成長後できた開口は約１０ｎｍである。
最小開口サイズは最小側壁スペーサの大きさによって決
まる。 この酸化ステップの間、小さい側壁スペーサの
完全性を保つように注意する必要がある。シリコンは酸
化されるとき、膨脹し、窒化物スペーサの物理的完全性
が破壊されることがある。しかし、酸化の間の膨脹は主
として縦方向であるので、選択エピタキシャル成長には
これらの問題は発生しない。
まる。 この酸化ステップの間、小さい側壁スペーサの
完全性を保つように注意する必要がある。シリコンは酸
化されるとき、膨脹し、窒化物スペーサの物理的完全性
が破壊されることがある。しかし、酸化の間の膨脹は主
として縦方向であるので、選択エピタキシャル成長には
これらの問題は発生しない。
連続イオン注入を利用して、ベース層１９およびエミッ
タ層２１を形成する。ベース層１９およびエミッタ層２
１はそれぞれ第１伝導タイプおよび第２伝導タイプであ
る。ポリシリコンは成長されて、ポリシリコン層２３を
形成する。ポリシリコンは選択低圧化学気相成長によっ
て成長されることが望ましい。この構造は第３図に示さ
れる。
タ層２１を形成する。ベース層１９およびエミッタ層２
１はそれぞれ第１伝導タイプおよび第２伝導タイプであ
る。ポリシリコンは成長されて、ポリシリコン層２３を
形成する。ポリシリコンは選択低圧化学気相成長によっ
て成長されることが望ましい。この構造は第３図に示さ
れる。
ポリシリコン層２３は部分的に酸化されて、第４図に示
される酸化物キャップ２５を形成する。
される酸化物キャップ２５を形成する。
反応性イオンエツチングのようなエツチング技術が用い
て、酸化物層１５を除去し、その下の第２の伝導タイプ
を有するエピタキシャル層３の表面の１部を露出する。
て、酸化物層１５を除去し、その下の第２の伝導タイプ
を有するエピタキシャル層３の表面の１部を露出する。
受動ベース層２７を形成するために、イオン注入ステッ
プが用いられる。この構造が第５図に示される。
プが用いられる。この構造が第５図に示される。
公知の技術を用いて、接触および金属化用の開口を形成
する。それらは夫々コレクタ接触２９、エミッタ接触３
１およびベース接触３３である。最終素子は第６図に示
される。
する。それらは夫々コレクタ接触２９、エミッタ接触３
１およびベース接触３３である。最終素子は第６図に示
される。
前述のりソグラフィク技術の最終の解像度はエツチング
の後に残される窒化切裂の側壁スペーサの厚さによって
決定される。プロセスは大きさに関しては再現性がある
。これはエツチングが幅広の開口で行なわれる。つまり
比較的小さい水平表面よりむしろ縦表面がエツチングさ
れる主表面であるからである。さらに、ベース接触はベ
ースに近く （おそら＜７０ｎｍ）、その結果直列抵抗
が最少になる。
の後に残される窒化切裂の側壁スペーサの厚さによって
決定される。プロセスは大きさに関しては再現性がある
。これはエツチングが幅広の開口で行なわれる。つまり
比較的小さい水平表面よりむしろ縦表面がエツチングさ
れる主表面であるからである。さらに、ベース接触はベ
ースに近く （おそら＜７０ｎｍ）、その結果直列抵抗
が最少になる。
エミッタ接触は低いシート抵抗埋め込み珪化物層を通じ
て作られ、コレクタ接触は直接エピタキシャル層に作ら
れる。これらの接触は抵抗を最小にする。
て作られ、コレクタ接触は直接エピタキシャル層に作ら
れる。これらの接触は抵抗を最小にする。
ｎ−ｐ−ｎトランジスタが示されているが、ｐ−ｎ−ｐ
トランジスタは各ステップで逆の伝導タイプを用いるこ
とによって簡単に製造できる。相補素子つまりｎ−ｐ−
ｎおよびｐ−ｎ−ｐはドーピングおよびマスキングプロ
セスを交互に用いることによって同一基板内で製造でき
ることもわかる。サリシド（ｓａｌｉｃｉｄｅ）つまり
自己整合珪化物（Ｓｅｌｆ’ Ａｌｉｇａｅｄ ５ｉＬ
ＩｃＩＤＥｓ）のような他の材料も利用できる。エミッ
タでのこのような材料の使用が考えられる。ベース注入
が省略でき、ＪＦＥＴが製造できる。他の素子も考えら
れる。例えばショットキーダイオードを形成するために
ｎタイプエピタキシャル層までエツチングすると高速ス
イッチング応用のショットキークランプバイポーラトラ
ンジスタの製造ができる。また長ＮチャンネルＪＦＥＴ
は同じプロセスで構成でき、ＢｉＦｅｔ応用に有効であ
る。短ＮチャンネルＪＦＥＴペアも製造でき、チャンネ
ルの長さは縦方向のＰ拡散あるいは注入によって決定さ
れる。さらに高速横トランジスタも製造でき、狭いベー
ス幅は従来のエツチングよりもむしろ窒化物の厚さによ
って決定される。
トランジスタは各ステップで逆の伝導タイプを用いるこ
とによって簡単に製造できる。相補素子つまりｎ−ｐ−
ｎおよびｐ−ｎ−ｐはドーピングおよびマスキングプロ
セスを交互に用いることによって同一基板内で製造でき
ることもわかる。サリシド（ｓａｌｉｃｉｄｅ）つまり
自己整合珪化物（Ｓｅｌｆ’ Ａｌｉｇａｅｄ ５ｉＬ
ＩｃＩＤＥｓ）のような他の材料も利用できる。エミッ
タでのこのような材料の使用が考えられる。ベース注入
が省略でき、ＪＦＥＴが製造できる。他の素子も考えら
れる。例えばショットキーダイオードを形成するために
ｎタイプエピタキシャル層までエツチングすると高速ス
イッチング応用のショットキークランプバイポーラトラ
ンジスタの製造ができる。また長ＮチャンネルＪＦＥＴ
は同じプロセスで構成でき、ＢｉＦｅｔ応用に有効であ
る。短ＮチャンネルＪＦＥＴペアも製造でき、チャンネ
ルの長さは縦方向のＰ拡散あるいは注入によって決定さ
れる。さらに高速横トランジスタも製造でき、狭いベー
ス幅は従来のエツチングよりもむしろ窒化物の厚さによ
って決定される。
尚、用語「成長」には発明の精神からして、特に断りの
ない限りＣＶＤ、ＰＶＤによるいずれによる堆積、成長
も含むものとする。
ない限りＣＶＤ、ＰＶＤによるいずれによる堆積、成長
も含むものとする。
第１−６図は本発明の方法のステップを示す図である。
１・・・基板
３・・・エピタキシャル層
５・・・埋め込み層
７．１１．１５・・・酸化物層
９・・・珪化物層
１３・・・側壁スペーサ
１７・・・スペース
１９・・・ベース層
２１・・・エミッタ層 ２７・・・受動ベース層
２′９・・・コレクタ接触 ２３・・・ポリシリコ
ン層３１・・・エミッタ接触 ２５・・・酸化物キ
ャップ３３・・・ベース接触 出願人：アメリカン テレフォン アンドＦＩＧ、
２ 貢奎々Ｂν千ヤ）フ゛ ＦＩＧ、 ４ＦＩＧ、
５
２′９・・・コレクタ接触 ２３・・・ポリシリコ
ン層３１・・・エミッタ接触 ２５・・・酸化物キ
ャップ３３・・・ベース接触 出願人：アメリカン テレフォン アンドＦＩＧ、
２ 貢奎々Ｂν千ヤ）フ゛ ＦＩＧ、 ４ＦＩＧ、
５
Claims (1)
- 【特許請求の範囲】 １）半導体の表面部分を露出する開口を形成する為に、
半導体基板上の第１層（例えば９、１１）をパターニン
グするステップニ この開口に側壁スペーサ（例えば１３）を形成するステ
ップ； 側壁スペーサによってカバーされていない表面部分に物
質（例えば１５）を成長するステップ；このスペーサの
下の半導体部分を露出する為に、側壁スペーサを除去す
るステップ； この露出された半導体部分を修正するステップからなる
ことを特徴とする半導体素子の製造方法。 ２）露出された部分はシリコンからなることを特徴とす
る特許請求の範囲第１項記載の半導体素子の製造方法。 ３）第１層は誘電体層からなることを特徴とする特許請
求の範囲第２項記載の半導体素子の製造方法。 ４）成長ステップは選択化学気相成長（ＣＶＤ）によっ
て行われることを特徴とする特許請求の範囲第３項記載
の半導体素子の製造方法。 ５）成長層はシリコンであることを特徴とする特許請求
の範囲第４項記載の半導体素子の製造方法。 ６）前記シリコンを酸化するステップを更に含むことを
特徴とする特許請求の範囲第５項記載の半導体素子の製
造方法。 ７）形成ステップはシリコン窒化物を堆積し、エッチン
グすることを特徴とする特許請求の範囲第３項記載の半
導体素子の製造方法。 ８）修正するステップは拡散あるいはイオン注入によっ
て行われることを特徴とする特許請求の範囲第７項記載
の半導体素子の製造方法。 ９）修正ステップはイオン注入からなることを特徴とす
る特許請求の範囲第８項記載の半導体素子の製造方法。 １０）イオン注入は逆の導電タイプを有する２つの層を
形成し、この２つの層はエミッタ層およびベース層を形
成することを特徴とする特許請求の範囲第９項記載の半
導体素子の製造方法。 １１）下の物質を露出させる為に酸化されたシリコンを
除去するステップ、この露出された部分を修正するステ
ップを更に含むことを特徴とする特許請求の範囲第６項
記載の製造方法。 １２）基板はコレクタ層を形成することを特徴とする特
許請求の範囲第１０項記載の半導体素子の製造方法。 １３）エミッタ層、ベース層およびコレクタ層に電気的
接触を形成するステップを更に含むことを特徴とする特
許請求の範囲第１２項記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US111002 | 1987-10-20 | ||
| US07/111,002 US4818713A (en) | 1987-10-20 | 1987-10-20 | Techniques useful in fabricating semiconductor devices having submicron features |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01124261A true JPH01124261A (ja) | 1989-05-17 |
Family
ID=22336098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239908A Pending JPH01124261A (ja) | 1987-10-20 | 1988-09-27 | 半導体素子の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4818713A (ja) |
| EP (1) | EP0313250B1 (ja) |
| JP (1) | JPH01124261A (ja) |
| KR (1) | KR910009033B1 (ja) |
| CA (1) | CA1299770C (ja) |
| DE (1) | DE3886672T2 (ja) |
| ES (1) | ES2047558T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220131356A (ko) * | 2016-09-26 | 2022-09-27 | 쇼와덴코머티리얼즈가부시끼가이샤 | 수지 조성물, 반도체용 배선층 적층체 및 반도체 장치 |
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| US5059544A (en) * | 1988-07-14 | 1991-10-22 | International Business Machines Corp. | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| JPH02280340A (ja) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| EP0396802B1 (de) * | 1989-05-11 | 1997-10-22 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor |
| IT1231300B (it) * | 1989-07-24 | 1991-11-28 | Sgs Thomson Microelectronics | Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore |
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| US4975385A (en) * | 1990-04-06 | 1990-12-04 | Applied Materials, Inc. | Method of constructing lightly doped drain (LDD) integrated circuit structure |
| US5311054A (en) * | 1991-03-25 | 1994-05-10 | Harris Corporation | Graded collector for inductive loads |
| EP0535350B1 (de) * | 1991-09-23 | 1998-04-08 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor |
| KR100233832B1 (ko) * | 1996-12-14 | 1999-12-01 | 정선종 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| DE102004034572B4 (de) | 2004-07-17 | 2008-02-28 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats |
| US8083953B2 (en) | 2007-03-06 | 2011-12-27 | Micron Technology, Inc. | Registered structure formation via the application of directed thermal energy to diblock copolymer films |
| US8557128B2 (en) * | 2007-03-22 | 2013-10-15 | Micron Technology, Inc. | Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers |
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| US8372295B2 (en) | 2007-04-20 | 2013-02-12 | Micron Technology, Inc. | Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method |
| US8404124B2 (en) | 2007-06-12 | 2013-03-26 | Micron Technology, Inc. | Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces |
| US8080615B2 (en) | 2007-06-19 | 2011-12-20 | Micron Technology, Inc. | Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide |
| US8999492B2 (en) | 2008-02-05 | 2015-04-07 | Micron Technology, Inc. | Method to produce nanometer-sized features with directed assembly of block copolymers |
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| US8425982B2 (en) | 2008-03-21 | 2013-04-23 | Micron Technology, Inc. | Methods of improving long range order in self-assembly of block copolymer films with ionic liquids |
| US8114301B2 (en) | 2008-05-02 | 2012-02-14 | Micron Technology, Inc. | Graphoepitaxial self-assembly of arrays of downward facing half-cylinders |
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| US9087699B2 (en) | 2012-10-05 | 2015-07-21 | Micron Technology, Inc. | Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure |
| US9229328B2 (en) | 2013-05-02 | 2016-01-05 | Micron Technology, Inc. | Methods of forming semiconductor device structures, and related semiconductor device structures |
| US9177795B2 (en) | 2013-09-27 | 2015-11-03 | Micron Technology, Inc. | Methods of forming nanostructures including metal oxides |
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-
1987
- 1987-10-20 US US07/111,002 patent/US4818713A/en not_active Expired - Lifetime
-
1988
- 1988-09-27 JP JP63239908A patent/JPH01124261A/ja active Pending
- 1988-10-11 EP EP88309484A patent/EP0313250B1/en not_active Expired - Lifetime
- 1988-10-11 DE DE88309484T patent/DE3886672T2/de not_active Expired - Fee Related
- 1988-10-11 ES ES88309484T patent/ES2047558T3/es not_active Expired - Lifetime
- 1988-10-15 KR KR1019880013487A patent/KR910009033B1/ko not_active IP Right Cessation
- 1988-10-19 CA CA000580655A patent/CA1299770C/en not_active Expired - Fee Related
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| EP0313250A2 (en) | 1989-04-26 |
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| KR890007434A (ko) | 1989-06-19 |
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