JP3307712B2 - 駆動回路及び駆動方法 - Google Patents
駆動回路及び駆動方法Info
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- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Description
【０００１】
【産業上の利用分野】本発明は、電源電圧に電流を吸込
むための駆動回路に関し、特に絶縁ゲート型バイポーラ
トランジスタのゲートを駆動するための駆動回路に関す
る。
むための駆動回路に関し、特に絶縁ゲート型バイポーラ
トランジスタのゲートを駆動するための駆動回路に関す
る。
【０００２】
【従来の技術】図１（従来の技術）は、絶縁ゲート型バ
イポーラトランジスタ（“ＩＧＢＴ”）２のゲートを駆
動するためのゲート駆動回路１を示す。そのようなゲー
ト駆動回路は、ＩＧＢＴの電導率を充分に高め、ＩＧＢ
Ｔがコレクタからエミッタへ導通したときに、電導損失
が最小になるように、１０Ｖから１５Ｖという比較的高
い出力電圧を提供するべきである。図１は、正の比較的
高い電源電圧Ｖ+HVとＩＧＢＴ２のコレクタとの間に連
結された負荷３を表している。しかしながら、ＩＧＢＴ
をターンオフするためには、ＩＧＢＴ２のベースを効率
よくプルダウンするべくＩＧＢＴ２のゲート−エミッタ
間及びゲート−コレクタ間の静電容量Ｃｇｅ及びＣｇｃ
を迅速に放電できなければならない。低インピーダンス
の電源電圧ライン４は、ゲートの電圧が増加したとき
に、容量性の放電電流のパルスを吸収し、かつＩＧＢＴ
２がターンオンされたときに、エミッタからの大きい伝
導電流を導通させるために、ＩＧＢＴのエミッタを０Ｖ
のグランドに連結する。
イポーラトランジスタ（“ＩＧＢＴ”）２のゲートを駆
動するためのゲート駆動回路１を示す。そのようなゲー
ト駆動回路は、ＩＧＢＴの電導率を充分に高め、ＩＧＢ
Ｔがコレクタからエミッタへ導通したときに、電導損失
が最小になるように、１０Ｖから１５Ｖという比較的高
い出力電圧を提供するべきである。図１は、正の比較的
高い電源電圧Ｖ+HVとＩＧＢＴ２のコレクタとの間に連
結された負荷３を表している。しかしながら、ＩＧＢＴ
をターンオフするためには、ＩＧＢＴ２のベースを効率
よくプルダウンするべくＩＧＢＴ２のゲート−エミッタ
間及びゲート−コレクタ間の静電容量Ｃｇｅ及びＣｇｃ
を迅速に放電できなければならない。低インピーダンス
の電源電圧ライン４は、ゲートの電圧が増加したとき
に、容量性の放電電流のパルスを吸収し、かつＩＧＢＴ
２がターンオンされたときに、エミッタからの大きい伝
導電流を導通させるために、ＩＧＢＴのエミッタを０Ｖ
のグランドに連結する。
【０００３】ＩＧＢＴ２がターンオフしている間、ＩＧ
ＢＴのコレクタの電圧は迅速に増加する。図２Ａ、２
Ｂ、及び２Ｃは各々、図１のＩＧＢＴ２のゲート−エミ
ッタ間電圧Ｖｇｅ、図１のＩＧＢＴ２のコレクタ電流Ｉ
ｇ及び図１のＩＧＢＴ２のコレクタ−エミッタ間電圧Ｖ
ｃｅを表す。図２Ａ乃至２Ｃに示すように、ＩＧＢＴ２
のターンオフに関連するゲート−エミッタ間の電圧Ｖｇ
ｅの急速な減少は、コレクタ−エミッタ間の電圧Ｖｃｅ
の急速な増加と同様に、コレクタ電流Ｉｃの急速な減少
を結果としてもたらす。コレクタ−エミッタ間の電圧Ｖ
ｃｅの急速な増加は、ＩＧＢＴ２のゲート−コレクタ間
の静電容量Ｃｇｅという容量性結合を原因とする、ゲー
ト−エミッタ間の電圧Ｖｇｅの一時的な増加を引き起こ
す。図２Ｃに示すように、ＩＧＢＴ２のコレクタが、電
圧が最も速い速度で増加することを防止している間、ゲ
ート−コレクタ間の静電容量を通して流れる電流は、駆
動回路がＩＧＢＴ２のゲートから電流を吸込む能力を上
回る可能性がある。もし図２Ａに示すように、ゲート−
エミッタ間の電圧が瞬間的に、ＩＧＢＴ２の閾値電圧Ｖ
ｔを超えて上昇するならば、駆動回路１がＩＧＢＴ２を
ターンオフしようとしているにもかかわらず、ＩＧＢＴ
は瞬間的にターンオンする可能性がある。
ＢＴのコレクタの電圧は迅速に増加する。図２Ａ、２
Ｂ、及び２Ｃは各々、図１のＩＧＢＴ２のゲート−エミ
ッタ間電圧Ｖｇｅ、図１のＩＧＢＴ２のコレクタ電流Ｉ
ｇ及び図１のＩＧＢＴ２のコレクタ−エミッタ間電圧Ｖ
ｃｅを表す。図２Ａ乃至２Ｃに示すように、ＩＧＢＴ２
のターンオフに関連するゲート−エミッタ間の電圧Ｖｇ
ｅの急速な減少は、コレクタ−エミッタ間の電圧Ｖｃｅ
の急速な増加と同様に、コレクタ電流Ｉｃの急速な減少
を結果としてもたらす。コレクタ−エミッタ間の電圧Ｖ
ｃｅの急速な増加は、ＩＧＢＴ２のゲート−コレクタ間
の静電容量Ｃｇｅという容量性結合を原因とする、ゲー
ト−エミッタ間の電圧Ｖｇｅの一時的な増加を引き起こ
す。図２Ｃに示すように、ＩＧＢＴ２のコレクタが、電
圧が最も速い速度で増加することを防止している間、ゲ
ート−コレクタ間の静電容量を通して流れる電流は、駆
動回路がＩＧＢＴ２のゲートから電流を吸込む能力を上
回る可能性がある。もし図２Ａに示すように、ゲート−
エミッタ間の電圧が瞬間的に、ＩＧＢＴ２の閾値電圧Ｖ
ｔを超えて上昇するならば、駆動回路１がＩＧＢＴ２を
ターンオフしようとしているにもかかわらず、ＩＧＢＴ
は瞬間的にターンオンする可能性がある。
【０００４】ＩＧＢＴ２が、ターンオフされる過程にあ
るときの、ＩＧＢＴ２のこの瞬間的なターンオンの結果
は、大きい伝導電流Ｉｃ及びそれと同時に起きる高いコ
レクタ−エミッタ間の電圧Ｖｃｅである。この大きい電
流と高い電圧の状態は、結果として消耗される大きな電
力をもたらす。従って、ＩＧＢＴはその安全な動作領域
を超えて駆動され、回路の効率を損ない、かつ装置が破
壊されることもある。
るときの、ＩＧＢＴ２のこの瞬間的なターンオンの結果
は、大きい伝導電流Ｉｃ及びそれと同時に起きる高いコ
レクタ−エミッタ間の電圧Ｖｃｅである。この大きい電
流と高い電圧の状態は、結果として消耗される大きな電
力をもたらす。従って、ＩＧＢＴはその安全な動作領域
を超えて駆動され、回路の効率を損ない、かつ装置が破
壊されることもある。
【０００５】低インピーダンスのプルダウンデバイスを
備えたゲート駆動回路が知られている。これらの駆動回
路は、ＩＧＢＴ２のゲートからグランドへのより大きな
電流を吸込むことが可能であるが、それにもかかわら
ず、これらの駆動回路は、温度上昇にともなうＩＧＢＴ
２の閾値電圧Ｖｔの減少を原因とする、瞬間的な誤った
ターンオン状態になる。温度によるこのＶｔの減少をＩ
ＧＢＴの閾値を増加することによって、補うことは可能
であるが、そのような補償は導通時のデバイスの能力の
有害な低下を結果としてもたらす。
備えたゲート駆動回路が知られている。これらの駆動回
路は、ＩＧＢＴ２のゲートからグランドへのより大きな
電流を吸込むことが可能であるが、それにもかかわら
ず、これらの駆動回路は、温度上昇にともなうＩＧＢＴ
２の閾値電圧Ｖｔの減少を原因とする、瞬間的な誤った
ターンオン状態になる。温度によるこのＶｔの減少をＩ
ＧＢＴの閾値を増加することによって、補うことは可能
であるが、そのような補償は導通時のデバイスの能力の
有害な低下を結果としてもたらす。
【０００６】ＩＧＢＴのゲートの電位をＩＧＢＴのエミ
ッタの電位よりも低くすることができる低インピーダン
スプルダウンゲート駆動回路が必要である。図３Ａ（従
来技術）及び図３Ｂ（従来技術）は、ＩＧＢＴのゲート
をＩＧＢＴのエミッタの電位よりも低く駆動する、２つ
のゲート駆動回路を表している。
ッタの電位よりも低くすることができる低インピーダン
スプルダウンゲート駆動回路が必要である。図３Ａ（従
来技術）及び図３Ｂ（従来技術）は、ＩＧＢＴのゲート
をＩＧＢＴのエミッタの電位よりも低く駆動する、２つ
のゲート駆動回路を表している。
【０００７】図３Ａ（従来技術）は、Ｐチャネル電界効
果トランジスタ３２のゲート及びＮチャネル電界効果ト
ランジスタ３３のゲートに連結された入力端子３１を有
するＣＭＯＳインバータ駆動回路を表している。Ｐチャ
ネル電界効果トランジスタ３２のソースは、例えば＋１
５Ｖである＋ＶDDに連結されている。Ｎチャネル電界効
果トランジスタ３３のソースは、例えば−５ＶであるＶ
EEに連結されている。Ｐチャネル電界効果トランジスタ
３２のドレインは、駆動されるべきＩＧＢＴ３５のゲー
トに連結された出力ノード３４に連結されている。Ｎチ
ャネル電界効果トランジスタ３３のドレインもまたＩＧ
ＢＴ３５のゲートに連結されている。ＩＧＢＴ３５のエ
ミッタは、例えば０Ｖのグランド電源電圧ＧＮＤに連結
されている。
果トランジスタ３２のゲート及びＮチャネル電界効果ト
ランジスタ３３のゲートに連結された入力端子３１を有
するＣＭＯＳインバータ駆動回路を表している。Ｐチャ
ネル電界効果トランジスタ３２のソースは、例えば＋１
５Ｖである＋ＶDDに連結されている。Ｎチャネル電界効
果トランジスタ３３のソースは、例えば−５ＶであるＶ
EEに連結されている。Ｐチャネル電界効果トランジスタ
３２のドレインは、駆動されるべきＩＧＢＴ３５のゲー
トに連結された出力ノード３４に連結されている。Ｎチ
ャネル電界効果トランジスタ３３のドレインもまたＩＧ
ＢＴ３５のゲートに連結されている。ＩＧＢＴ３５のエ
ミッタは、例えば０Ｖのグランド電源電圧ＧＮＤに連結
されている。
【０００８】図３Ｂ（従来技術）は、ＰＮＰ型バイポー
ラトランジスタ３７のベース及びＮＰＮ型バイポーラト
ランジスタ３８のベースに連結された入力端子３６を有
する、低インピーダンスプルダウン用バイポーラインバ
ータ駆動回路を表している。ＰＮＰ型バイポーラトラン
ジスタ３７のエミッタは、例えば＋１５Ｖである＋ＶDD
に連結されている。ＮＰＮ型トランジスタ３８のエミッ
タは、例えば−５ＶであるＶEEに連結されている。ＰＮ
Ｐ型トランジスタ３７のコレクタは、駆動されるべきＩ
ＧＢＴ４０のゲートに連結された出力ノード３９に連結
されている。ＩＧＢＴ４０のエミッタはグランド電位Ｇ
ＮＤに連結されている。
ラトランジスタ３７のベース及びＮＰＮ型バイポーラト
ランジスタ３８のベースに連結された入力端子３６を有
する、低インピーダンスプルダウン用バイポーラインバ
ータ駆動回路を表している。ＰＮＰ型バイポーラトラン
ジスタ３７のエミッタは、例えば＋１５Ｖである＋ＶDD
に連結されている。ＮＰＮ型トランジスタ３８のエミッ
タは、例えば−５ＶであるＶEEに連結されている。ＰＮ
Ｐ型トランジスタ３７のコレクタは、駆動されるべきＩ
ＧＢＴ４０のゲートに連結された出力ノード３９に連結
されている。ＩＧＢＴ４０のエミッタはグランド電位Ｇ
ＮＤに連結されている。
【０００９】図３Ａ及び３Ｂの低インピーダンスプルダ
ウン用ゲート駆動回路に関する問題は、電源電圧ＶEEの
特性に関連する。図３Ａ及び３Ｂのゲート駆動回路は、
ＩＧＢＴのゲートからの容量性の放電電流を、電源電圧
ＶEEのみへ放電する。電源電圧ＶEEは、グランド電源電
圧とは異なり、通常は比較的高い直列インピーダンスを
有する。電源電圧ＶEEは、通常オンチップのバックバイ
アスされたチャージポンプ（charge pump）回路によっ
て発生される。そのようなチャージポンプ回路は、通常
小さい電流を出力するように設計されている。従って、
標準的な電源電圧ＶEEへ流れる容量性の放電電流の大き
いサージは、電源電圧ＶEE自身の電位の上昇を結果とし
てもたらす。ゲート駆動回路は、１個のＩＧＢＴのゲー
トを駆動するだけであるが、ＩＧＢＴゲートの等価静電
容量は５００ｐＦを越えることがある。この大きな静電
容量を迅速に充放電するには、数アンペアの電流のサー
ジが必要となる。結果として、図３Ａ及び３Ｂのゲート
駆動回路が、ＩＧＢＴのゲートの電圧を、電源電圧ＶEE
にプルダウンするとき、電源ＶEEからの電流の大きいサ
ージがチャージポンプ回路に流れ、それによって、チャ
ージポンプ回路によって供給される電圧がＶEEよりも数
Ｖ上昇し、ＩＧＢＴのゲート電圧を上昇させることにな
る。
ウン用ゲート駆動回路に関する問題は、電源電圧ＶEEの
特性に関連する。図３Ａ及び３Ｂのゲート駆動回路は、
ＩＧＢＴのゲートからの容量性の放電電流を、電源電圧
ＶEEのみへ放電する。電源電圧ＶEEは、グランド電源電
圧とは異なり、通常は比較的高い直列インピーダンスを
有する。電源電圧ＶEEは、通常オンチップのバックバイ
アスされたチャージポンプ（charge pump）回路によっ
て発生される。そのようなチャージポンプ回路は、通常
小さい電流を出力するように設計されている。従って、
標準的な電源電圧ＶEEへ流れる容量性の放電電流の大き
いサージは、電源電圧ＶEE自身の電位の上昇を結果とし
てもたらす。ゲート駆動回路は、１個のＩＧＢＴのゲー
トを駆動するだけであるが、ＩＧＢＴゲートの等価静電
容量は５００ｐＦを越えることがある。この大きな静電
容量を迅速に充放電するには、数アンペアの電流のサー
ジが必要となる。結果として、図３Ａ及び３Ｂのゲート
駆動回路が、ＩＧＢＴのゲートの電圧を、電源電圧ＶEE
にプルダウンするとき、電源ＶEEからの電流の大きいサ
ージがチャージポンプ回路に流れ、それによって、チャ
ージポンプ回路によって供給される電圧がＶEEよりも数
Ｖ上昇し、ＩＧＢＴのゲート電圧を上昇させることにな
る。
【００１０】ゲート駆動バッファに電力を供給するＶEE
を増加させることは、ゲートの電位を上昇させることに
等しい。結果として、ＩＧＢＴの誤ったターンオンが、
負のゲート駆動回路にもかかわらず起こるかもしれな
い。ゲート駆動電流の大部分をグランドのような保証さ
れた低インピーダンスの電源に吸込み、更に、全ての状
況のもとで所望されたようにデバイスがオフ状態に留ま
ることを確実にする有益なノイズ余裕を備えた、ゲート
駆動回路が必要とされる。グランドは、ＩＧＢＴの潜在
的に大きい電流Ｉｃを導通させる能力を備えなければな
らないので、グランドが、保証された低インピーダンス
の電源導電路であることに注目するべきである。この電
流のレベルを比較すると、ゲートを駆動するために必要
な電流は無視できる。（例えば、Ｉgpeak＝２Ａ、Ｉcpe
ak＝３００Ａである。）
を増加させることは、ゲートの電位を上昇させることに
等しい。結果として、ＩＧＢＴの誤ったターンオンが、
負のゲート駆動回路にもかかわらず起こるかもしれな
い。ゲート駆動電流の大部分をグランドのような保証さ
れた低インピーダンスの電源に吸込み、更に、全ての状
況のもとで所望されたようにデバイスがオフ状態に留ま
ることを確実にする有益なノイズ余裕を備えた、ゲート
駆動回路が必要とされる。グランドは、ＩＧＢＴの潜在
的に大きい電流Ｉｃを導通させる能力を備えなければな
らないので、グランドが、保証された低インピーダンス
の電源導電路であることに注目するべきである。この電
流のレベルを比較すると、ゲートを駆動するために必要
な電流は無視できる。（例えば、Ｉgpeak＝２Ａ、Ｉcpe
ak＝３００Ａである。）
【００１１】
【発明が解決しようとする課題】本発明の目的は、絶縁
ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート
の電位をエミッタの電位よりも低くし、ＩＧＢＴがオフ
状態に留まることを確実にする、ゲート駆動回路を提供
することである。
ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート
の電位をエミッタの電位よりも低くし、ＩＧＢＴがオフ
状態に留まることを確実にする、ゲート駆動回路を提供
することである。
【００１２】
【課題を解決するための手段】上述された目的は、制御
信号を受け取るための入力ノードと、出力ノードとを備
えた、駆動回路であって、前記入力ノードの電圧が、前
記出力ノードの電圧よりも高いとき、前記出力ノードの
前記電圧を第１電源電圧まで上昇させる第１手段と、前
記出力ノードの前記電圧が、第２電源電圧よりも高く、
かつ前記入力ノードの電圧が、前記出力ノードの電圧よ
りも低いとき、前記出力ノードの前記電圧を前記第２電
源電圧まで上昇させる第２手段と、前記出力ノードの電
圧が、前記第２電源電圧よりも低く、かつ前記入力ノー
ドの電圧が、前記出力ノードの電圧よりも低いとき、前
記出力ノードの前記電圧を第３電源電圧まで上昇させる
第３手段とを有し、前記第１電源電圧が、前記第２電源
電圧よりも高く、前記第３電源電圧が、前記第２電源電
圧よりも低いことを特徴とする駆動回路を提供すること
によって達成される。
信号を受け取るための入力ノードと、出力ノードとを備
えた、駆動回路であって、前記入力ノードの電圧が、前
記出力ノードの電圧よりも高いとき、前記出力ノードの
前記電圧を第１電源電圧まで上昇させる第１手段と、前
記出力ノードの前記電圧が、第２電源電圧よりも高く、
かつ前記入力ノードの電圧が、前記出力ノードの電圧よ
りも低いとき、前記出力ノードの前記電圧を前記第２電
源電圧まで上昇させる第２手段と、前記出力ノードの電
圧が、前記第２電源電圧よりも低く、かつ前記入力ノー
ドの電圧が、前記出力ノードの電圧よりも低いとき、前
記出力ノードの前記電圧を第３電源電圧まで上昇させる
第３手段とを有し、前記第１電源電圧が、前記第２電源
電圧よりも高く、前記第３電源電圧が、前記第２電源電
圧よりも低いことを特徴とする駆動回路を提供すること
によって達成される。
【００１３】
【作用】従って本発明は、ＩＧＢＴのゲートとＶEE電源
電圧との間のより高いインピーダンスの低電流パスばか
りでなく、ＩＧＢＴのゲートとグランド電源電圧との間
の低いインピーダンスの高電流パスを含む、ゲート駆動
回路を提供する。ゲート駆動回路は、ゲートの静電容量
を急速にグランド電位まで放電させるために、比較的大
きな電流を、ＩＧＢＴのゲートから低インピーダンスの
グランド電源電圧まで導通させる。従って、ゲート駆動
回路は、ＩＧＢＴのゲートをグランド電位から負のＶEE
電源電圧にプルダウンするために、より小さい電流のみ
を、ＩＧＢＴのゲートからより高いインピーダンスのＶ
EE電源へ導通させれば良い。従って、本発明のゲート駆
動回路によって、ＶEE電源電圧の電源として用いられる
べき、比較的小型かつ比較的高インピーダンスのチャー
ジポンプ回路が実現可能となる。
電圧との間のより高いインピーダンスの低電流パスばか
りでなく、ＩＧＢＴのゲートとグランド電源電圧との間
の低いインピーダンスの高電流パスを含む、ゲート駆動
回路を提供する。ゲート駆動回路は、ゲートの静電容量
を急速にグランド電位まで放電させるために、比較的大
きな電流を、ＩＧＢＴのゲートから低インピーダンスの
グランド電源電圧まで導通させる。従って、ゲート駆動
回路は、ＩＧＢＴのゲートをグランド電位から負のＶEE
電源電圧にプルダウンするために、より小さい電流のみ
を、ＩＧＢＴのゲートからより高いインピーダンスのＶ
EE電源へ導通させれば良い。従って、本発明のゲート駆
動回路によって、ＶEE電源電圧の電源として用いられる
べき、比較的小型かつ比較的高インピーダンスのチャー
ジポンプ回路が実現可能となる。
【００１４】
【実施例】図４は、本発明のゲート駆動回路の第１実施
例の回路図である。図４は、ＩＧＢＴ４３が迅速にター
ンオフするために低インピーダンスのグランドＧＮＤへ
電流を吸込み、かつ続いて比較的高いインピーダンスの
負の電源電圧ＶEEに電流を吸込む、ＭＯＳゲート駆動回
路を示す。第１制御ノードＣ１は、Ｐチャネル電界効果
トランジスタ４１のゲートの電圧を制御する。トランジ
スタ４１のソースは、ＶDD電源電圧に連結され、一方ド
レインは、ノード４２に連結されている。ノード４２
は、ＩＧＢＴ４３のゲートに連結されている。ＩＧＢＴ
４３のエミッタは、低インピーダンスグランドＧＮＤに
連結されている。第２制御ノードＣ２は、第１Ｎチャネ
ル電界効果トランジスタ４４のゲートの電圧を制御す
る。トランジスタ４４のドレインは、ノード４２に連結
されていて、一方トランジスタ４４のソースは、低イン
ピーダンスのグランドＧＮＤに連結されている。第３制
御ノードＣ３は、第２Ｎチャネル電界効果トランジスタ
４５のゲートの電圧を制御する。トランジスタ４５のド
レインは、ノード４２に連結されていて、一方トランジ
スタ４５のソースは、比較的高いインピーダンスの電源
電圧ＶEEに連結されている。
例の回路図である。図４は、ＩＧＢＴ４３が迅速にター
ンオフするために低インピーダンスのグランドＧＮＤへ
電流を吸込み、かつ続いて比較的高いインピーダンスの
負の電源電圧ＶEEに電流を吸込む、ＭＯＳゲート駆動回
路を示す。第１制御ノードＣ１は、Ｐチャネル電界効果
トランジスタ４１のゲートの電圧を制御する。トランジ
スタ４１のソースは、ＶDD電源電圧に連結され、一方ド
レインは、ノード４２に連結されている。ノード４２
は、ＩＧＢＴ４３のゲートに連結されている。ＩＧＢＴ
４３のエミッタは、低インピーダンスグランドＧＮＤに
連結されている。第２制御ノードＣ２は、第１Ｎチャネ
ル電界効果トランジスタ４４のゲートの電圧を制御す
る。トランジスタ４４のドレインは、ノード４２に連結
されていて、一方トランジスタ４４のソースは、低イン
ピーダンスのグランドＧＮＤに連結されている。第３制
御ノードＣ３は、第２Ｎチャネル電界効果トランジスタ
４５のゲートの電圧を制御する。トランジスタ４５のド
レインは、ノード４２に連結されていて、一方トランジ
スタ４５のソースは、比較的高いインピーダンスの電源
電圧ＶEEに連結されている。
【００１５】動作中に、ＩＧＢＴ４３のゲートの電圧を
上昇させるためには、第２及び第３制御ノードＣ２及び
Ｃ３の電圧が低いときに、第１制御ノードＣ１の電圧が
低下させられる。従って、トランジスタ４１は、ＩＧＢ
Ｔ４３のゲートの電圧をＶDDにプルアップするべくター
ンオンし、一方トランジスタ４４及び４５は非導通状態
であるターンオフ状態に留まる。
上昇させるためには、第２及び第３制御ノードＣ２及び
Ｃ３の電圧が低いときに、第１制御ノードＣ１の電圧が
低下させられる。従って、トランジスタ４１は、ＩＧＢ
Ｔ４３のゲートの電圧をＶDDにプルアップするべくター
ンオンし、一方トランジスタ４４及び４５は非導通状態
であるターンオフ状態に留まる。
【００１６】ＩＧＢＴ４３をターンオフするために、Ｉ
ＧＢＴ４３のゲートの電圧を低下させるべく、第１制御
ノードＣ１の電圧が、トランジスタ４１をターンオフさ
せるように上昇させられる。第３制御ノードＣ３は、ト
ランジスタ４５を非導通状態に留めるために低状態に保
たれる。トランジスタ４１がＩ非導通状態となった後、
第２制御ノードＣ２の電圧は、トランジスタ４４をター
ンオンするべく上昇させられる。従って、低インピーダ
ンスの電源ＧＮＤは、ＩＧＢＴ４３ｋゲートに連結さ
れ、ＩＧＢＴ４３のゲートの電圧は、グランドＧＮＤへ
プルダウンされる。ＩＧＢＴ４３のゲートの電圧が、グ
ランド電位に達するか、またはグランド電位に概ね近い
電圧に達するので、制御ノードＣ２の電圧は低下させら
れ、トランジスタ４４はターンオフされる。トランジス
タ４４及び４１が非導通状態にあるとき、トランジスタ
４５をターンオンするべく制御ノードＣ３の電圧が上昇
させられる。トランジスタ４５が導通したとき、高イン
ピーダンス電源電圧ＶEEとＩＧＢＴ４３との間のパスが
形成される。従って、ＩＧＢＴ４３のゲートの電圧は、
グランド電位からＶEE電圧へ低下させられ、ＩＧＢＴ４
３のゲートの電圧をＶEEに低下させるために必要な全て
の電荷が、ＶEE電源から提供される必要はない。
ＧＢＴ４３のゲートの電圧を低下させるべく、第１制御
ノードＣ１の電圧が、トランジスタ４１をターンオフさ
せるように上昇させられる。第３制御ノードＣ３は、ト
ランジスタ４５を非導通状態に留めるために低状態に保
たれる。トランジスタ４１がＩ非導通状態となった後、
第２制御ノードＣ２の電圧は、トランジスタ４４をター
ンオンするべく上昇させられる。従って、低インピーダ
ンスの電源ＧＮＤは、ＩＧＢＴ４３ｋゲートに連結さ
れ、ＩＧＢＴ４３のゲートの電圧は、グランドＧＮＤへ
プルダウンされる。ＩＧＢＴ４３のゲートの電圧が、グ
ランド電位に達するか、またはグランド電位に概ね近い
電圧に達するので、制御ノードＣ２の電圧は低下させら
れ、トランジスタ４４はターンオフされる。トランジス
タ４４及び４１が非導通状態にあるとき、トランジスタ
４５をターンオンするべく制御ノードＣ３の電圧が上昇
させられる。トランジスタ４５が導通したとき、高イン
ピーダンス電源電圧ＶEEとＩＧＢＴ４３との間のパスが
形成される。従って、ＩＧＢＴ４３のゲートの電圧は、
グランド電位からＶEE電圧へ低下させられ、ＩＧＢＴ４
３のゲートの電圧をＶEEに低下させるために必要な全て
の電荷が、ＶEE電源から提供される必要はない。
【００１７】図４の回路では、ＶDD電源電圧から、グラ
ンドＧＮＤ電源電圧またはＶEE電源電圧の何れかへの
“シュースルー（shoothrough）”電流またはクロスオ
ーバー電流を防止するために、トランジスタ４１、４
４、及び４５のスイッチングが注意深く制御される。Ｖ
DDからグランドへの、このシュースルー電流は、トラン
ジスタ４４が導通していて、かつトランジスタ４１があ
る期間に亘って導通するときに発生する。同様に、グラ
ンドからＶEE電源電圧へのシュースルー電流も防止され
なければならない。そのようなシュースルー電流は、ト
ランジスタ４５が導通していて、かつトランジスタ４４
がある期間に亘って導通するときに発生する。従って、
図４の回路は制御ノードＣ１、Ｃ２、及びＣ３の電圧の
正確なタイミングを用いている。
ンドＧＮＤ電源電圧またはＶEE電源電圧の何れかへの
“シュースルー（shoothrough）”電流またはクロスオ
ーバー電流を防止するために、トランジスタ４１、４
４、及び４５のスイッチングが注意深く制御される。Ｖ
DDからグランドへの、このシュースルー電流は、トラン
ジスタ４４が導通していて、かつトランジスタ４１があ
る期間に亘って導通するときに発生する。同様に、グラ
ンドからＶEE電源電圧へのシュースルー電流も防止され
なければならない。そのようなシュースルー電流は、ト
ランジスタ４５が導通していて、かつトランジスタ４４
がある期間に亘って導通するときに発生する。従って、
図４の回路は制御ノードＣ１、Ｃ２、及びＣ３の電圧の
正確なタイミングを用いている。
【００１８】更に、もし図４の破線で示されたダイオー
ドＤ１がトランジスタＣ２の構成内に存在するならば、
破線で示された更なるダイオードＤ２が、ノード４２の
出力電圧をグランド電位からダイオード１個の電圧降下
分以上に電圧降下させるために必要となる。図４から明
らかなように、もしダイオードＤ２が存在しなければ、
電源電圧ＧＮＤからノード４２へ電流を導通させるダイ
オードＤ１ために、ノード４２の電圧は、グランド電圧
からダイオード１個の電圧降下分よりも低くなることは
ない。ダイオードＤ２がこの状態を防止するために備え
られていても、トランジスタ４５のターンオンが、ノー
ド４２の電圧がグランドＧＮＤよりもダイオード１個の
電圧降下分だけ低くなるときと同時に起こるように、正
確に制御されなければならない。特に、トランジスタの
閾値電圧の温度変化を考慮した場合、図４の構成の制御
ノードに対するこれらのタイミングの要求は、図４の設
計を使用することを困難にする。
ドＤ１がトランジスタＣ２の構成内に存在するならば、
破線で示された更なるダイオードＤ２が、ノード４２の
出力電圧をグランド電位からダイオード１個の電圧降下
分以上に電圧降下させるために必要となる。図４から明
らかなように、もしダイオードＤ２が存在しなければ、
電源電圧ＧＮＤからノード４２へ電流を導通させるダイ
オードＤ１ために、ノード４２の電圧は、グランド電圧
からダイオード１個の電圧降下分よりも低くなることは
ない。ダイオードＤ２がこの状態を防止するために備え
られていても、トランジスタ４５のターンオンが、ノー
ド４２の電圧がグランドＧＮＤよりもダイオード１個の
電圧降下分だけ低くなるときと同時に起こるように、正
確に制御されなければならない。特に、トランジスタの
閾値電圧の温度変化を考慮した場合、図４の構成の制御
ノードに対するこれらのタイミングの要求は、図４の設
計を使用することを困難にする。
【００１９】従って、２つの電源電圧に電流を吸込むた
めの、本発明の第２のゲート駆動回路が図５に開示され
ている。このゲート駆動回路は、第１のＮＰＮ型バイポ
ーラトランジスタ５１、第２のＮＰＮ型バイポーラトラ
ンジスタ５２、及びＰＮＰ型バイポーラトランジスタ５
３を有する。トランジスタ５１のコレクタは電源電圧Ｖ
DDに連結されている。ＶDDは例えば＋１５Ｖである。ト
ランジスタ５１のエミッタは、出力端子５４に連結され
ている。トランジスタ５１のベースは、入力ノード５５
に連結されている。トランジスタ５２のコレクタは、出
力ノード５４に連結されている。トランジスタ５２のエ
ミッタは、例えば０Ｖである、低インピーダンスの電源
電圧ＧＮＤに連結されている。トランジスタ５２のベー
スは、中間ノード５６に連結されている。トランジスタ
５３のエミッタは出力ノード５４に連結され、トランジ
スタ５３のベースは入力ノード５５に連結され、かつト
ランジスタ５３のコレクタは中間ノード５６に連結され
ている。抵抗５７は、中間ノード５６と比較的高いイン
ピーダンスの電源電圧ＶEEとの間に連結されている。
めの、本発明の第２のゲート駆動回路が図５に開示され
ている。このゲート駆動回路は、第１のＮＰＮ型バイポ
ーラトランジスタ５１、第２のＮＰＮ型バイポーラトラ
ンジスタ５２、及びＰＮＰ型バイポーラトランジスタ５
３を有する。トランジスタ５１のコレクタは電源電圧Ｖ
DDに連結されている。ＶDDは例えば＋１５Ｖである。ト
ランジスタ５１のエミッタは、出力端子５４に連結され
ている。トランジスタ５１のベースは、入力ノード５５
に連結されている。トランジスタ５２のコレクタは、出
力ノード５４に連結されている。トランジスタ５２のエ
ミッタは、例えば０Ｖである、低インピーダンスの電源
電圧ＧＮＤに連結されている。トランジスタ５２のベー
スは、中間ノード５６に連結されている。トランジスタ
５３のエミッタは出力ノード５４に連結され、トランジ
スタ５３のベースは入力ノード５５に連結され、かつト
ランジスタ５３のコレクタは中間ノード５６に連結され
ている。抵抗５７は、中間ノード５６と比較的高いイン
ピーダンスの電源電圧ＶEEとの間に連結されている。
【００２０】ＣＭＯＳインバータは、入力ノード５５を
駆動する。Ｐチャネル電界効果トランジスタ５８のゲー
トは、入力端子５９に連結されている。Ｐチャネルトラ
ンジスタ５８のソースは、ＶDD電源電圧に連結されてい
る。Ｐチャネルトランジスタ５８のドレインは、ノード
５５に連結されている。Ｎチャネルトランジスタ６０の
ソースは、ＶEE電源電圧に連結されている。Ｎチャネル
トランジスタ６０のドレインは、ノード５５に連結され
ている。
駆動する。Ｐチャネル電界効果トランジスタ５８のゲー
トは、入力端子５９に連結されている。Ｐチャネルトラ
ンジスタ５８のソースは、ＶDD電源電圧に連結されてい
る。Ｐチャネルトランジスタ５８のドレインは、ノード
５５に連結されている。Ｎチャネルトランジスタ６０の
ソースは、ＶEE電源電圧に連結されている。Ｎチャネル
トランジスタ６０のドレインは、ノード５５に連結され
ている。
【００２１】動作中、しばらくの間ＣＭＯＳインバータ
のスイッチング点に於て、入力端子５９の電圧が低状態
であるとき、ＣＭＯＳインバータの反転動作のために、
ノード５５の電圧はＶDDの高状態である。しばらくの
間、入力ノード５５の電圧がＶDDであるとき、トランジ
スタ５１の０．７Ｖのベース−エミッタ間順方向電圧降
下のために、出力端子５４の電圧ＶOUTの値は、電圧ＶD
Dからダイオードの電圧降下分を差し引いた範囲内にあ
る。トランジスタ５３のベースの電圧もまたＶDDなの
で、トランジスタ５３のエミッタは、トランジスタ５３
のベースよりも０．７Ｖ高いことはない。従って、トラ
ンジスタ５３は導通しない。もしトランジスタ５３が導
通状態でなければ、抵抗５７が中間ノード５６をＶEEに
プルダウンするので、トランジスタ５２のベースはＶEE
にプルダウンされる。従って、トランジスタ５２のベー
ス−エミッタ間電圧は、０．７Ｖ未満となり、トランジ
スタ５２はオフ状態に留まる。トランジスタ５２及び５
３はオフ状態であり、トランジスタ５１が導通状態であ
り、かつ出力端子５４が電圧ＶDDにプルアップされてい
るので、ノード５４の電圧ＶOUTは、およそＶDDから
０．７Ｖを引いた値の電圧にプルアップされている。入
力端子５９の電圧が低状態から高状態に遷移するとき、
ＣＭＯＳインバータはノード５５の電圧をＶDDからＶEE
に遷移させる。ノード５５がＶEEに遷移したとき、トラ
ンジスタ５１のベースの電圧も、ＶEEに遷移する。出力
端子５４の電圧にかかわらず、もしトランジスタ５１の
ベースの電圧がＶEEならば、トランジスタ５１のベース
−エミッタ間電圧は、正の０．７Ｖにならない。従っ
て、トランジスタ５１はターンオフする。これは、図６
Ａに描かれた状態である。図６Ａ及び６Ｂには、導通し
ていないＣＭＯＳインバータのＰチャネルトランジスタ
５８及びＮＰＮ型バイポーラトランジスタ５１は描かれ
ていない。
のスイッチング点に於て、入力端子５９の電圧が低状態
であるとき、ＣＭＯＳインバータの反転動作のために、
ノード５５の電圧はＶDDの高状態である。しばらくの
間、入力ノード５５の電圧がＶDDであるとき、トランジ
スタ５１の０．７Ｖのベース−エミッタ間順方向電圧降
下のために、出力端子５４の電圧ＶOUTの値は、電圧ＶD
Dからダイオードの電圧降下分を差し引いた範囲内にあ
る。トランジスタ５３のベースの電圧もまたＶDDなの
で、トランジスタ５３のエミッタは、トランジスタ５３
のベースよりも０．７Ｖ高いことはない。従って、トラ
ンジスタ５３は導通しない。もしトランジスタ５３が導
通状態でなければ、抵抗５７が中間ノード５６をＶEEに
プルダウンするので、トランジスタ５２のベースはＶEE
にプルダウンされる。従って、トランジスタ５２のベー
ス−エミッタ間電圧は、０．７Ｖ未満となり、トランジ
スタ５２はオフ状態に留まる。トランジスタ５２及び５
３はオフ状態であり、トランジスタ５１が導通状態であ
り、かつ出力端子５４が電圧ＶDDにプルアップされてい
るので、ノード５４の電圧ＶOUTは、およそＶDDから
０．７Ｖを引いた値の電圧にプルアップされている。入
力端子５９の電圧が低状態から高状態に遷移するとき、
ＣＭＯＳインバータはノード５５の電圧をＶDDからＶEE
に遷移させる。ノード５５がＶEEに遷移したとき、トラ
ンジスタ５１のベースの電圧も、ＶEEに遷移する。出力
端子５４の電圧にかかわらず、もしトランジスタ５１の
ベースの電圧がＶEEならば、トランジスタ５１のベース
−エミッタ間電圧は、正の０．７Ｖにならない。従っ
て、トランジスタ５１はターンオフする。これは、図６
Ａに描かれた状態である。図６Ａ及び６Ｂには、導通し
ていないＣＭＯＳインバータのＰチャネルトランジスタ
５８及びＮＰＮ型バイポーラトランジスタ５１は描かれ
ていない。
【００２２】ノード５５の電圧がＶEEまで低下し、出力
端子５４の電圧ＶOUTが、ＶDDから０．７Ｖを引いた値
の電圧または、その電圧にほぼ等しい電圧のとき、トラ
ンジスタ５３のエミッタ−ベース間の電圧Ｖbepは０．
７Ｖとなり、ベース電流Ｉbpは、トランジスタ５３のベ
ースから、ＣＭＯＳインバータのＮチャネルトランジス
タ６０を通って、電源電圧ＶEEに流れ、トランジスタ５
３はターンオンする。ベース電流Ｉbpの大きさは、
端子５４の電圧ＶOUTが、ＶDDから０．７Ｖを引いた値
の電圧または、その電圧にほぼ等しい電圧のとき、トラ
ンジスタ５３のエミッタ−ベース間の電圧Ｖbepは０．
７Ｖとなり、ベース電流Ｉbpは、トランジスタ５３のベ
ースから、ＣＭＯＳインバータのＮチャネルトランジス
タ６０を通って、電源電圧ＶEEに流れ、トランジスタ５
３はターンオンする。ベース電流Ｉbpの大きさは、
【００２３】Ｉbp＝（ＶOUT−ＶEE−０．７）／Ｒｎ
【００２４】で与えられ、ここで、Ｒｎは、Ｎチャネル
トランジスタ６０のドレイン−ソース間の導通抵抗を表
す。もし、トランジスタ５３のコレクタ電流とエミッタ
電流が概ね等しいと仮定すれば、トランジスタ５３はコ
レクタ電流Ｉcpを、抵抗５７を通して出力端子５４から
ＶEE電源電圧へ導通させる。トランジスタ５３が抵抗５
７を通して電流を導通させるので、抵抗５７に電圧降下
が生じ、トランジスタ５３のコレクタの電圧はＶEEより
も上昇する。トランジスタ５２のベースは、トランジス
タ５３のコレクタに連結されているので、トランジスタ
５２のベースの電圧も上昇する。従って、ノード５６の
電圧がＧＮＤよりも０．７Ｖ高くなったとき、トランジ
スタ５２のベース−エミッタ間接合は、順方向バイアス
され、ベース電流Ｉbnがトランジスタ５２のベースへ流
れ込む。従って、トランジスタ５２はターンオンし、比
較的大きい電流を出力端子５４からグランド電源電圧Ｇ
ＮＤへ導通させる。
トランジスタ６０のドレイン−ソース間の導通抵抗を表
す。もし、トランジスタ５３のコレクタ電流とエミッタ
電流が概ね等しいと仮定すれば、トランジスタ５３はコ
レクタ電流Ｉcpを、抵抗５７を通して出力端子５４から
ＶEE電源電圧へ導通させる。トランジスタ５３が抵抗５
７を通して電流を導通させるので、抵抗５７に電圧降下
が生じ、トランジスタ５３のコレクタの電圧はＶEEより
も上昇する。トランジスタ５２のベースは、トランジス
タ５３のコレクタに連結されているので、トランジスタ
５２のベースの電圧も上昇する。従って、ノード５６の
電圧がＧＮＤよりも０．７Ｖ高くなったとき、トランジ
スタ５２のベース−エミッタ間接合は、順方向バイアス
され、ベース電流Ｉbnがトランジスタ５２のベースへ流
れ込む。従って、トランジスタ５２はターンオンし、比
較的大きい電流を出力端子５４からグランド電源電圧Ｇ
ＮＤへ導通させる。
【００２５】抵抗５７を通して流れる電流が、導通状態
のトランジスタ５２のベースへ流れ込む電流Ｉbnに比べ
て無視できる大きさであると仮定すれば、出力端子５４
からグランド電源電圧ＧＮＤへ流れる電流Ｉcnの大きさ
は、
のトランジスタ５２のベースへ流れ込む電流Ｉbnに比べ
て無視できる大きさであると仮定すれば、出力端子５４
からグランド電源電圧ＧＮＤへ流れる電流Ｉcnの大きさ
は、
【００２６】Ｉcn＝βｎ×Ｉbn＝βｎ×βｐ×Ｉbp で与えられ、ここで
【００２７】Ｉcn＝βｎ×Ｉbn、Ｉcp＝βｐ×Ｉbp である。
【００２８】抵抗５７を通して流れる電流の大きさが、
Ｉbnに比べて無視できることを仮定すれば、ＶEE電源電
圧から出力端子５４へ供給される電流と、グランド電源
電圧ＧＮＤから出力端子５４へ供給される電流との比
は、
Ｉbnに比べて無視できることを仮定すれば、ＶEE電源電
圧から出力端子５４へ供給される電流と、グランド電源
電圧ＧＮＤから出力端子５４へ供給される電流との比
は、
【００２９】 Ｉbp／Ｉcn ＝ Ｉbp／（βｎ×βｐ×Ｉbp）＝１／（βｎ×βｐ）
【００３０】となる。従って本発明のゲート駆動回路
は、１０，０００を容易に超過する電流利得を備えたダ
ーリントン接続されたトランジスタの一対として動作す
る。
は、１０，０００を容易に超過する電流利得を備えたダ
ーリントン接続されたトランジスタの一対として動作す
る。
【００３１】本発明のゲート駆動回路は、出力端子５４
の電圧ＶOUTがＶEEから、ＮＰＮ型トランジスタ５２の
ベース−エミッタ間電圧ＶbenとＰＮＰ型トランジスタ
５３が飽和状態のときのコレクタ−エミッタ間電圧Ｖce
p（ｓａｔ）との合計の電圧より低い電圧に減少するま
で、このモードで動作を続ける。この電圧は、概ね０．
７Ｖから０．９Ｖであり、室温でのＩＧＢＴの閾値電圧
Ｖtよりも充分に低い。この電圧は約２．２ｍＶ／℃で
減少する。ほとんどのＩＧＢＴは、約２ｍＶ／℃から３
ｍＶ／℃で減少する閾値電圧Ｖtを備えているので、Ｎ
ＰＮ型バイポーラトランジスタ５２のターンオフは、駆
動されているＩＧＢＴのＶtに追従することになり、Ｎ
ＰＮ型トランジスタ５２は、ＩＧＢＴがターンオフする
まで導通状態を保つことになる。
の電圧ＶOUTがＶEEから、ＮＰＮ型トランジスタ５２の
ベース−エミッタ間電圧ＶbenとＰＮＰ型トランジスタ
５３が飽和状態のときのコレクタ−エミッタ間電圧Ｖce
p（ｓａｔ）との合計の電圧より低い電圧に減少するま
で、このモードで動作を続ける。この電圧は、概ね０．
７Ｖから０．９Ｖであり、室温でのＩＧＢＴの閾値電圧
Ｖtよりも充分に低い。この電圧は約２．２ｍＶ／℃で
減少する。ほとんどのＩＧＢＴは、約２ｍＶ／℃から３
ｍＶ／℃で減少する閾値電圧Ｖtを備えているので、Ｎ
ＰＮ型バイポーラトランジスタ５２のターンオフは、駆
動されているＩＧＢＴのＶtに追従することになり、Ｎ
ＰＮ型トランジスタ５２は、ＩＧＢＴがターンオフする
まで導通状態を保つことになる。
【００３２】ＮＰＮ型トランジスタ５２がターンオフし
た後、ＣＭＯＳインバータの導通しているＮチャネルト
ランジスタ６０の等価抵抗に直列に接続されている、Ｐ
ＮＰ型トランジスタ５３の順方向バイアスされたエミッ
タ−ベース接合のために、出力端子５４の電圧ＶOUT
は、負に向かって減少を続ける。これは、図６Ｂに描か
れた状況である。出力端子５４から、ＰＮＰ型トランジ
スタ５３の順方向バイアスされたエミッタ−ベース接合
と、Ｎチャネルトランジスタ６０のドレイン−ソース間
の導通抵抗とを通り、ＶEE電源電圧へ流れる電流Ｉbpの
大きさは、Ｎチャネルトランジスタ６０の等価導通抵抗
によって決定される。従って、Ｎチャネルトランジスタ
６０の寸法決めは、チャージポンプ回路またはＶEE電源
電圧を発生する任意の他の装置の電流吸込み能力と整合
するように、ＶEE電源電圧の駆動回路の最大電流吸込み
能力を限定するべく、選択されることができる。
た後、ＣＭＯＳインバータの導通しているＮチャネルト
ランジスタ６０の等価抵抗に直列に接続されている、Ｐ
ＮＰ型トランジスタ５３の順方向バイアスされたエミッ
タ−ベース接合のために、出力端子５４の電圧ＶOUT
は、負に向かって減少を続ける。これは、図６Ｂに描か
れた状況である。出力端子５４から、ＰＮＰ型トランジ
スタ５３の順方向バイアスされたエミッタ−ベース接合
と、Ｎチャネルトランジスタ６０のドレイン−ソース間
の導通抵抗とを通り、ＶEE電源電圧へ流れる電流Ｉbpの
大きさは、Ｎチャネルトランジスタ６０の等価導通抵抗
によって決定される。従って、Ｎチャネルトランジスタ
６０の寸法決めは、チャージポンプ回路またはＶEE電源
電圧を発生する任意の他の装置の電流吸込み能力と整合
するように、ＶEE電源電圧の駆動回路の最大電流吸込み
能力を限定するべく、選択されることができる。
【００３３】出力端子５４の電圧ＶOUTが、グランドＧ
ＮＤの電位に近づくとき、導通しているトランジスタ５
３のコレクタの電圧は０．７Ｖよりも低下する。従っ
て、ＮＰＮ型トランジスタ５２のベース−エミッタ接合
の電圧は、０．７Ｖよりも低下し、トランジスタ５２は
ターンオフする。ＰＮＰ型トランジスタ５３が導通して
いるので、電圧ＶOUTがＶEEよりも約０．７Ｖ高い電圧
になるまで、出力端子５４の電圧はＶEEに向かって減少
を続ける。
ＮＤの電位に近づくとき、導通しているトランジスタ５
３のコレクタの電圧は０．７Ｖよりも低下する。従っ
て、ＮＰＮ型トランジスタ５２のベース−エミッタ接合
の電圧は、０．７Ｖよりも低下し、トランジスタ５２は
ターンオフする。ＰＮＰ型トランジスタ５３が導通して
いるので、電圧ＶOUTがＶEEよりも約０．７Ｖ高い電圧
になるまで、出力端子５４の電圧はＶEEに向かって減少
を続ける。
【００３４】従って、ＮＰＮ型トランジスタ５２のベー
ス−エミッタ接合での可能な最大の逆バイアスは、ＶEE
＋０．７の大きさである。出力端子の電圧は、（ＶDD−
０．７）Ｖと（ＶEE＋０．７）Ｖの間を振動する。ＮＰ
Ｎ型トランジスタ５２の導通と、ＰＮＰ型トランジスタ
５３の導通との間の遷移は、端子５４の電圧ＶOUTの関
数にしか過ぎない。それは、トランジスタのいかなる時
間的な制御の関数でもない。ゲート駆動回路中の唯一の
飽和するべきトランジスタがＰＮＰ型トランジスタ５３
なので、トランジスタ５１及び５２を備えたトーテムポ
ール型のプッシュプル出力段は、かなり迅速にスイッチ
する。
ス−エミッタ接合での可能な最大の逆バイアスは、ＶEE
＋０．７の大きさである。出力端子の電圧は、（ＶDD−
０．７）Ｖと（ＶEE＋０．７）Ｖの間を振動する。ＮＰ
Ｎ型トランジスタ５２の導通と、ＰＮＰ型トランジスタ
５３の導通との間の遷移は、端子５４の電圧ＶOUTの関
数にしか過ぎない。それは、トランジスタのいかなる時
間的な制御の関数でもない。ゲート駆動回路中の唯一の
飽和するべきトランジスタがＰＮＰ型トランジスタ５３
なので、トランジスタ５１及び５２を備えたトーテムポ
ール型のプッシュプル出力段は、かなり迅速にスイッチ
する。
【００３５】図７は、図５の駆動回路の出力端子５４の
電圧ＶOUTが、図５の入力端子５９の種々の電圧ＶINと
共に変化する様子を示している。ＶOUTが、図の右上の
出力端子の電圧が（ＶDD−０．７）Ｖの点７０から低下
するに従い、ＶINが変化してもＶOUTが変化しないデッ
ドバンド領域７１に近づく。従って、トランジスタ５１
または５２の何れもが、出力端子５４からの電流を導通
させず、シュースルーは起こり得ない。ゲート駆動回路
が、トランジスタ５１と５２を導通させるために、ＶIN
電圧が、低状態から高状態へまたは高状態から低状態へ
遷移するときに通過しなければならない、充分な２Ｖbe
の幅を有するデッドバンド領域が存在する。
電圧ＶOUTが、図５の入力端子５９の種々の電圧ＶINと
共に変化する様子を示している。ＶOUTが、図の右上の
出力端子の電圧が（ＶDD−０．７）Ｖの点７０から低下
するに従い、ＶINが変化してもＶOUTが変化しないデッ
ドバンド領域７１に近づく。従って、トランジスタ５１
または５２の何れもが、出力端子５４からの電流を導通
させず、シュースルーは起こり得ない。ゲート駆動回路
が、トランジスタ５１と５２を導通させるために、ＶIN
電圧が、低状態から高状態へまたは高状態から低状態へ
遷移するときに通過しなければならない、充分な２Ｖbe
の幅を有するデッドバンド領域が存在する。
【００３６】これまで記載された実施例によって本発明
が説明されたが、変形・変更が本発明の技術的視点を逸
脱することなしに実施することができる。例えば、本発
明はＩＧＢＴのロウサイド（low side）駆動回路に限定
されるものではなく、ハイサイド（hight side）または
フローティング（floating）駆動回路としても使用され
て良い。本発明は、ＶEEを供給するためのチャージポン
プ回路の有無にかかわらず、モノリシックＩＣにとして
集積化することもできる。タイミングに関する考慮を複
雑にすることになるが、ＮＰＮ型トランジスタのベース
をプルダウンする抵抗を、ＭＯＳＦＥＴによって置き換
えることもできる。更に本発明は、既に説明されたＮチ
ャネルＩＧＢＴを駆動するためのゲート駆動回路と同様
に、ＰチャネルＩＧＢＴを駆動するためのゲート駆動回
路をも含む。この明細書の“グランド”という言葉は、
ただ電源電圧を意味するものである。この“グランド”
電源電圧の実際の電圧は、０Ｖ以外の電圧であっても良
い。従って、特定の実施例に関するこれまでの説明は、
単なる例示として提示されたものであって、本発明を完
全に定義する添付の請求項の技術的視点を制限すること
を意図するものではない。
が説明されたが、変形・変更が本発明の技術的視点を逸
脱することなしに実施することができる。例えば、本発
明はＩＧＢＴのロウサイド（low side）駆動回路に限定
されるものではなく、ハイサイド（hight side）または
フローティング（floating）駆動回路としても使用され
て良い。本発明は、ＶEEを供給するためのチャージポン
プ回路の有無にかかわらず、モノリシックＩＣにとして
集積化することもできる。タイミングに関する考慮を複
雑にすることになるが、ＮＰＮ型トランジスタのベース
をプルダウンする抵抗を、ＭＯＳＦＥＴによって置き換
えることもできる。更に本発明は、既に説明されたＮチ
ャネルＩＧＢＴを駆動するためのゲート駆動回路と同様
に、ＰチャネルＩＧＢＴを駆動するためのゲート駆動回
路をも含む。この明細書の“グランド”という言葉は、
ただ電源電圧を意味するものである。この“グランド”
電源電圧の実際の電圧は、０Ｖ以外の電圧であっても良
い。従って、特定の実施例に関するこれまでの説明は、
単なる例示として提示されたものであって、本発明を完
全に定義する添付の請求項の技術的視点を制限すること
を意図するものではない。
【００３７】
【発明の効果】本発明によれば、絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）のゲートの電位をエミッタ
の電位よりも低くし、ＩＧＢＴがオフ状態に留まること
を確実にする、ゲート駆動回路が提供される。
ラトランジスタ（ＩＧＢＴ）のゲートの電位をエミッタ
の電位よりも低くし、ＩＧＢＴがオフ状態に留まること
を確実にする、ゲート駆動回路が提供される。
【図１】ＩＧＢＴが従来の駆動回路によってターンオフ
されたときに起こり得る、ＩＧＢＴの誤ったターンオン
を引き起こすゲート−コレクタ間の静電容量Ｃgcを表す
図。
されたときに起こり得る、ＩＧＢＴの誤ったターンオン
を引き起こすゲート−コレクタ間の静電容量Ｃgcを表す
図。
【図２】Ａ乃至Ｃからなり、図１の従来の駆動回路で駆
動されたＩＧＢＴの、ゲート−エミッタ間電圧、コレク
タ電流、及びコレクタ−エミッタ間電圧の関係を表す
図。
動されたＩＧＢＴの、ゲート−エミッタ間電圧、コレク
タ電流、及びコレクタ−エミッタ間電圧の関係を表す
図。
【図３】Ａ及びＢからなり、ＡはＶDDとＶEEとの間に連
結されたＣＭＯＳインバータによって駆動されたＩＧＢ
Ｔを表し、ＢはＶDDとＶEEとの間に連結されたバイポー
ラトランジスタによって駆動されたＩＧＢＴを表す図。
結されたＣＭＯＳインバータによって駆動されたＩＧＢ
Ｔを表し、ＢはＶDDとＶEEとの間に連結されたバイポー
ラトランジスタによって駆動されたＩＧＢＴを表す図。
【図４】ＩＧＢＴの迅速なターンオフのためにグランド
へ電流を吸込むため、そしてＩＧＢＴの誤ったターンオ
ンを防止するべく電流をＶEEに流すための本発明の第１
実施例の回路図。
へ電流を吸込むため、そしてＩＧＢＴの誤ったターンオ
ンを防止するべく電流をＶEEに流すための本発明の第１
実施例の回路図。
【図５】グランド及びＶEEに電流を吸込むための、本発
明の第２実施例の回路図。
明の第２実施例の回路図。
【図６】Ａ及びＢからなり、Ａは、本発明が出力端子の
電圧ＶOUTを低状態にしたときの、図５の本発明での電
流の流れの第１段階の回路図であり、Ｂは、本発明が出
力端子の電圧ＶOUTを低状態にしたときの、図５の本発
明での電流の流れの第２段階の回路図。
電圧ＶOUTを低状態にしたときの、図５の本発明での電
流の流れの第１段階の回路図であり、Ｂは、本発明が出
力端子の電圧ＶOUTを低状態にしたときの、図５の本発
明での電流の流れの第２段階の回路図。
【図７】本発明の回路へ入力する入力電圧ＶINと、本発
明の回路から出力端子へ出力される出力電圧ＶOUTとの
関係を表すグラフ。
明の回路から出力端子へ出力される出力電圧ＶOUTとの
関係を表すグラフ。
【図８】本発明のある実施例に基づいた極性を示す図。
１ ゲート駆動回路 ２ 絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ） ３ 負荷 ４ 電源電圧ライン ３１ 入力端子 ３２ Ｐチャネル電界効果トランジスタ ３３ Ｎチャネル電界効果トランジスタ ３４ 出力ノード ３５ ＩＧＢＴ ３６ 入力端子 ３７ ＰＮＰ型バイポーラトランジスタ ３８ ＮＰＮ型バイポーラトランジスタ ３９ 出力ノード ４０ ＩＧＢＴ ４１ Ｐチャネル電界効果トランジスタ ４２ ノード ４３ ＩＧＢＴ ４４ Ｎチャネル電界効果トランジスタ ４５ Ｎチャネル電界効果トランジスタ ５１ ＮＰＮ型バイポーラトランジスタ ５２ ＮＰＮ型バイポーラトランジスタ ５３ ＰＮＰ型バイポーラトランジスタ ５４ 出力端子 ５５ 入力ノード ５６ 中間ノード ５７ 抵抗 ５８ Ｐチャネル電界効果トランジスタ ５９ 入力端子 ６０ Ｎチャネル電界効果トランジスタ ７０ 出力端子の電圧が（ＶDD−０．７）Ｖの点 ７１ デッドバンド ８０ 入力端子 ８１ 出力端子 ８２、８３ ＰＮＰ型バイポーラトランジスタ ８４ ＮＰＮ型バイポーラトランジスタ ８５ 抵抗 ８６、８７、８８ 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー・ジェイ・コンクリン アメリカ合衆国カリフォルニア州 95131・サンノゼ・ウォータートンレイ ン 1119 (56)参考文献 特開 平２−260713（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (32)
- 【請求項１】 制御信号を受け取るための入力ノード
と、出力ノードとを備えた、駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第１電源電圧にする
第１手段と、 前記出力ノードの電圧が、第２電源電圧よりも高く、か
つ前記入力ノードの電圧が、前記出力ノードの電圧より
も低いとき、前記出力ノードの電圧を前記第２電源電圧
にする第２手段と、 前記出力ノードの電圧が、前記第２電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第３電源電
圧にする第３手段とを有し、 前記第１電源電圧が、前記第２電源電圧よりも高く、 前記第３電源電圧が、前記第２電源電圧よりも低いこと
を特徴とする駆動回路。 - 【請求項２】 前記第１手段が、前記入力ノードに連
結されたベースを備えたバイポーラトランジスタを有す
ることを特徴とする請求項１に記載の駆動回路。 - 【請求項３】 前記第３手段が、前記入力ノードに連
結されたベースを備えたバイポーラトランジスタを有す
ることを特徴とする請求項２に記載の駆動回路。 - 【請求項４】 前記第３手段が更に、前記第３手段の
前記バイポーラトランジスタのコレクタと前記第３電源
電圧との間に連結された抵抗要素を有し、 前記第２手段が、前記第３手段の前記バイポーラトラン
ジスタの前記コレクタに連結されたベースを備えたバイ
ポーラトランジスタを有することを特徴とする請求項３
に記載の駆動回路。 - 【請求項５】 入力端子と、 前記入力端子の入力電圧をバッファする手段と、 バッファされた出力信号を前記入力ノードに供給する手
段とを有し、 前記バッファ手段が、前記第１電源電圧と前記第３電源
電圧とに連結されていることを特徴とする請求項１に記
載の駆動回路。 - 【請求項６】 入力端子と、 前記入力端子の入力電圧をバッファする手段と、 バッファされた出力信号を前記入力ノードに供給する手
段とを有し、 前記バッファ手段が、前記第１電源電圧と前記第３電源
電圧とに連結されていることを特徴とする請求項４に記
載の駆動回路。 - 【請求項７】 前記バッファ手段が、 前記第１電源電圧に連結されたＰチャネル電界効果トラ
ンジスタと、 前記第３電源電圧に連結されたＮチャネル電界効果トラ
ンジスタとを有することを特徴とする請求項５に記載の
駆動回路。 - 【請求項８】 前記バッファ手段が、 前記第１電源電圧に連結されたＰチャネル電界効果トラ
ンジスタと、 前記第３電源電圧に連結されたＮチャネル電界効果トラ
ンジスタとを有することを特徴とする請求項６に記載の
駆動回路。 - 【請求項９】 前記バッファ手段がＣＭＯＳインバー
タからなることを特徴とする請求項７に記載の駆動回
路。 - 【請求項１０】 前記バッファ手段がＣＭＯＳインバ
ータからなることを特徴とする請求項８に記載の駆動回
路。 - 【請求項１１】 入力端子と、入力ノードと、出力ノ
ードとを備えた駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第１電源電圧にする
手段であって、かつ前記入力ノードに連結されたベース
を備えたバイポーラトランジスタを有する第１手段と、 前記出力ノードの電圧が、前記第２電源電圧よりも高
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第２電源電
圧にする手段であって、かつベースを備えたバイポーラ
トランジスタを有する第２手段と、 前記出力ノードの電圧が、前記第２電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第３電源電
圧にする手段であって、かつ前記入力ノードに連結され
たベースと、前記第２手段の前記バイポーラトランジス
タの前記ベースに連結されたコレクタとを備えたバイポ
ーラトランジスタと、前記バイポーラトランジスタの前
記コレクタと前記第３電源電圧との間に連結された抵抗
要素とを有する第３手段と、 前記入力端子の入力電圧をバッファし、前記第１電源電
圧と、前記第３電源電圧とに連結されたバッファ手段
と、 バッファされた出力信号を前記入力ノードに供給する手
段と、 前記出力ノードに連結された絶縁ゲートを備えた絶縁ゲ
ート型バイポーラトランジスタとを有し、 前記第１電源電圧が、前記第２電源電圧よりも高く、 前記第３電源電圧が、前記第２電源電圧よりも低いこと
を特徴とする駆動回路。 - 【請求項１２】 入力端子と、入力ノードと、出力ノ
ードとを備えた駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第１電源電圧にする
手段であって、前記入力ノードに連結されたベースを備
えたバイポーラトランジスタを有する第１手段と、 前記出力ノードの電圧が、前記第２電源電圧よりも高
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第２電源電
圧にする手段であって、ベースを備えたバイポーラトラ
ンジスタを有する第２手段と、 前記出力ノードの電圧が、前記第２電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第３電源電
圧にする手段であって、前記入力ノードに連結されたベ
ースと、前記第２手段の前記バイポーラトランジスタの
前記ベースに連結されたコレクタとを備えたバイポーラ
トランジスタと、該バイポーラトランジスタの前記コレ
クタと前記第３電源電圧との間に連結された抵抗要素と
を有する第３手段と、 前記第１電源電圧と、前記第３電源電圧とに連結され、
かつ前記入力端子の入力電圧をバッファする手段と、 前記入力ノードにバッファされた出力信号を供給する手
段とを有し、 前記第１電源電圧が、前記第２電源電圧よりも高く、前
記第３電源電圧が、前記第２電源電圧よりも低く、 前記第３電源電圧が、チャージポンプ回路によって発生
させられることを特徴とする駆動回路。 - 【請求項１３】 入力端子を備えたトランジスタの駆
動方法であって、 入力ノードの電圧が、前記入力端子の電圧よりも高いと
き、前記トランジスタの前記入力端子と、第１電源電圧
との間に電流を導通させるべく、第１導通手段を使用す
る過程と、 前記入力ノードの電圧が、前記入力端子の電圧よりも低
く、かつ前記入力端子の電圧が、第２電源電圧よりも高
いとき、前記トランジスタの前記入力端子と、前記第２
電源電圧との間に電流を導通させるべく、第２導通手段
を使用する過程と、 前記入力ノードの電圧が、前記入力端子の電圧よりも低
く、かつ前記入力端子の電圧が、第２電源電圧よりも低
いとき、前記トランジスタの前記入力端子と、第３電源
電圧との間に電流を導通させるべく、第３導通手段を使
用する過程とを有することを特徴とする駆動方法。 - 【請求項１４】 前記トランジスタが、ゲートを備え
た絶縁ゲート型バイポーラトランジスタからなり、 前記入力端子が前記ゲートに連結されていることを特徴
とする請求項１３に記載の方法。 - 【請求項１５】 前記第３導通手段が、ある抵抗値を
備えた抵抗要素を有し、 前記第３電源電圧からの最大の電流を制限するべく、前
記抵抗の前記抵抗値を選択する過程を有することを特徴
とする請求項１３に記載の方法。 - 【請求項１６】 前記第２導通手段と前記第３導通手
段の両方が電流を導通させているときに、前記第１導通
手段が概ね電流を導通させないように、前記第１導通手
段を使用する前記過程と、前記第２導通手段を使用する
前記過程と、前記第３導通手段を使用する前記過程と
が、実施されることを特徴とする請求項１３に記載の方
法。 - 【請求項１７】 前記入力ノードを駆動するべく、イ
ンバータを使用する過程を更に有し、 前記入力ノードの電圧が、概ね前記第１電源電圧と前記
第３電源電圧との間を振動するように、前記インバータ
が前記第１電源電圧と前記第３電源電圧とに連結されて
いることを特徴とする請求項１３に記載の方法。 - 【請求項１８】 前記インバータが、ある抵抗値を有
する導通抵抗を備えたＮチャネル電界効果トランジスタ
を有し、 前記第３電源電圧からの最大の電流を制限するべく、前
記インバータの前記Ｎチャネル電界効果トランジスタの
前記導通抵抗の前記抵抗値を選択する過程を更に有する
ことを特徴とする請求項１７に記載の方法。 - 【請求項１９】 入力ノードと、出力ノードとを備え
た駆動回路であって、 前記出力ノードに連結された第１端子と、第１電源電圧
に連結された第２端子と、前記入力ノードに連結された
制御端子とを備えた第１トランジスタと、 第２電源電圧に連結された第１端子と、前記出力ノード
に連結された第２端子と、中間ノードに連結された制御
端子とを備えた第２トランジスタと、 前記出力ノードに連結された第１端子と、前記中間ノー
ドに連結された第２端子と、前記入力ノードに連結され
た制御端子とを備えた第３トランジスタと、 前記中間ノードと第３電源電圧との間に連結された抵抗
要素とを有することを特徴とする駆動回路。 - 【請求項２０】 前記第１電源電圧が、前記第２電源
電圧よりも高く、 前記第３電源電圧が、前記第２電源電圧よりも低いこと
を特徴とする請求項１９に記載の駆動回路。 - 【請求項２１】 前記第１電源電圧が、前記第２電源
電圧よりも低く、 前記第３電源電圧が、前記第２電源電圧よりも高いこと
を特徴とする請求項１９に記載の駆動回路。 - 【請求項２２】 前記第１、第２及び第３トランジス
タの前記第１端子が、エミッタ端子からなり、前記第
１、第２及び第３トランジスタの前記制御端子が、ベー
ス端子からなることを特徴とする請求項１９に記載の駆
動回路。 - 【請求項２３】 インバータ入力ノードと、 前記第３トランジスタの前記制御端子に連結されたイン
バータ出力ノードとを備え、 前記第１電源電圧と前記第３電源電圧とに連結されたイ
ンバータを更に有することを特徴とする請求項１９に記
載の駆動回路。 - 【請求項２４】 前記インバータが、 前記第３電源電圧と、前記第３トランジスタの前記制御
端子との間に連結された抵抗要素を有することを特徴と
する請求項２３に記載の駆動回路。 - 【請求項２５】 前記抵抗要素が、抵抗接続されたト
ランジスタからなることを特徴とする請求項２４に記載
の駆動回路。 - 【請求項２６】 前記出力ノードに連結されたゲート
を備えた絶縁ゲート型バイポーラトランジスタを更に有
することを特徴とする請求項２３に記載の駆動回路。 - 【請求項２７】 単一の集積回路チップで実現される
ことを特徴とする請求項１に記載の駆動回路。 - 【請求項２８】 単一の集積回路チップで実現される
ことを特徴とする請求項１１に記載の駆動回路。 - 【請求項２９】 単一の集積回路チップで実現される
ことを特徴とする請求項１２に記載の駆動回路。 - 【請求項３０】 前記第３電源電圧を発生するチャー
ジポンプ回路を更に有することを特徴とする請求項１９
に記載の駆動回路。 - 【請求項３１】 単一の集積回路チップで実現される
ことを特徴とする請求項３０に記載の駆動回路。 - 【請求項３２】 単一の集積回路チップで実現される
ことを特徴とする請求項１９に記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/855,377 US5296765A (en) | 1992-03-20 | 1992-03-20 | Driver circuit for sinking current to two supply voltages |
| US07/855,377 | 1992-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613869A JPH0613869A (ja) | 1994-01-21 |
| JP3307712B2 true JP3307712B2 (ja) | 2002-07-24 |
Family
ID=25321094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08396593A Expired - Fee Related JP3307712B2 (ja) | 1992-03-20 | 1993-03-17 | 駆動回路及び駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5296765A (ja) |
| EP (1) | EP0562776B1 (ja) |
| JP (1) | JP3307712B2 (ja) |
| DE (2) | DE562776T1 (ja) |
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- 1993-03-19 DE DE0562776T patent/DE562776T1/de active Pending
- 1993-03-19 EP EP93302095A patent/EP0562776B1/en not_active Expired - Lifetime
- 1993-03-19 DE DE69307368T patent/DE69307368T2/de not_active Expired - Fee Related
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|---|---|
| EP0562776A1 (en) | 1993-09-29 |
| EP0562776B1 (en) | 1997-01-15 |
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