JP3307712B2 - 駆動回路及び駆動方法 - Google Patents
駆動回路及び駆動方法Info
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Description
【0001】
【産業上の利用分野】本発明は、電源電圧に電流を吸込
むための駆動回路に関し、特に絶縁ゲート型バイポーラ
トランジスタのゲートを駆動するための駆動回路に関す
る。
むための駆動回路に関し、特に絶縁ゲート型バイポーラ
トランジスタのゲートを駆動するための駆動回路に関す
る。
【0002】
【従来の技術】図1(従来の技術)は、絶縁ゲート型バ
イポーラトランジスタ(“IGBT”)2のゲートを駆
動するためのゲート駆動回路1を示す。そのようなゲー
ト駆動回路は、IGBTの電導率を充分に高め、IGB
Tがコレクタからエミッタへ導通したときに、電導損失
が最小になるように、10Vから15Vという比較的高
い出力電圧を提供するべきである。図1は、正の比較的
高い電源電圧V+HVとIGBT2のコレクタとの間に連
結された負荷3を表している。しかしながら、IGBT
をターンオフするためには、IGBT2のベースを効率
よくプルダウンするべくIGBT2のゲート−エミッタ
間及びゲート−コレクタ間の静電容量Cge及びCgc
を迅速に放電できなければならない。低インピーダンス
の電源電圧ライン4は、ゲートの電圧が増加したとき
に、容量性の放電電流のパルスを吸収し、かつIGBT
2がターンオンされたときに、エミッタからの大きい伝
導電流を導通させるために、IGBTのエミッタを0V
のグランドに連結する。
イポーラトランジスタ(“IGBT”)2のゲートを駆
動するためのゲート駆動回路1を示す。そのようなゲー
ト駆動回路は、IGBTの電導率を充分に高め、IGB
Tがコレクタからエミッタへ導通したときに、電導損失
が最小になるように、10Vから15Vという比較的高
い出力電圧を提供するべきである。図1は、正の比較的
高い電源電圧V+HVとIGBT2のコレクタとの間に連
結された負荷3を表している。しかしながら、IGBT
をターンオフするためには、IGBT2のベースを効率
よくプルダウンするべくIGBT2のゲート−エミッタ
間及びゲート−コレクタ間の静電容量Cge及びCgc
を迅速に放電できなければならない。低インピーダンス
の電源電圧ライン4は、ゲートの電圧が増加したとき
に、容量性の放電電流のパルスを吸収し、かつIGBT
2がターンオンされたときに、エミッタからの大きい伝
導電流を導通させるために、IGBTのエミッタを0V
のグランドに連結する。
【0003】IGBT2がターンオフしている間、IG
BTのコレクタの電圧は迅速に増加する。図2A、2
B、及び2Cは各々、図1のIGBT2のゲート−エミ
ッタ間電圧Vge、図1のIGBT2のコレクタ電流I
g及び図1のIGBT2のコレクタ−エミッタ間電圧V
ceを表す。図2A乃至2Cに示すように、IGBT2
のターンオフに関連するゲート−エミッタ間の電圧Vg
eの急速な減少は、コレクタ−エミッタ間の電圧Vce
の急速な増加と同様に、コレクタ電流Icの急速な減少
を結果としてもたらす。コレクタ−エミッタ間の電圧V
ceの急速な増加は、IGBT2のゲート−コレクタ間
の静電容量Cgeという容量性結合を原因とする、ゲー
ト−エミッタ間の電圧Vgeの一時的な増加を引き起こ
す。図2Cに示すように、IGBT2のコレクタが、電
圧が最も速い速度で増加することを防止している間、ゲ
ート−コレクタ間の静電容量を通して流れる電流は、駆
動回路がIGBT2のゲートから電流を吸込む能力を上
回る可能性がある。もし図2Aに示すように、ゲート−
エミッタ間の電圧が瞬間的に、IGBT2の閾値電圧V
tを超えて上昇するならば、駆動回路1がIGBT2を
ターンオフしようとしているにもかかわらず、IGBT
は瞬間的にターンオンする可能性がある。
BTのコレクタの電圧は迅速に増加する。図2A、2
B、及び2Cは各々、図1のIGBT2のゲート−エミ
ッタ間電圧Vge、図1のIGBT2のコレクタ電流I
g及び図1のIGBT2のコレクタ−エミッタ間電圧V
ceを表す。図2A乃至2Cに示すように、IGBT2
のターンオフに関連するゲート−エミッタ間の電圧Vg
eの急速な減少は、コレクタ−エミッタ間の電圧Vce
の急速な増加と同様に、コレクタ電流Icの急速な減少
を結果としてもたらす。コレクタ−エミッタ間の電圧V
ceの急速な増加は、IGBT2のゲート−コレクタ間
の静電容量Cgeという容量性結合を原因とする、ゲー
ト−エミッタ間の電圧Vgeの一時的な増加を引き起こ
す。図2Cに示すように、IGBT2のコレクタが、電
圧が最も速い速度で増加することを防止している間、ゲ
ート−コレクタ間の静電容量を通して流れる電流は、駆
動回路がIGBT2のゲートから電流を吸込む能力を上
回る可能性がある。もし図2Aに示すように、ゲート−
エミッタ間の電圧が瞬間的に、IGBT2の閾値電圧V
tを超えて上昇するならば、駆動回路1がIGBT2を
ターンオフしようとしているにもかかわらず、IGBT
は瞬間的にターンオンする可能性がある。
【0004】IGBT2が、ターンオフされる過程にあ
るときの、IGBT2のこの瞬間的なターンオンの結果
は、大きい伝導電流Ic及びそれと同時に起きる高いコ
レクタ−エミッタ間の電圧Vceである。この大きい電
流と高い電圧の状態は、結果として消耗される大きな電
力をもたらす。従って、IGBTはその安全な動作領域
を超えて駆動され、回路の効率を損ない、かつ装置が破
壊されることもある。
るときの、IGBT2のこの瞬間的なターンオンの結果
は、大きい伝導電流Ic及びそれと同時に起きる高いコ
レクタ−エミッタ間の電圧Vceである。この大きい電
流と高い電圧の状態は、結果として消耗される大きな電
力をもたらす。従って、IGBTはその安全な動作領域
を超えて駆動され、回路の効率を損ない、かつ装置が破
壊されることもある。
【0005】低インピーダンスのプルダウンデバイスを
備えたゲート駆動回路が知られている。これらの駆動回
路は、IGBT2のゲートからグランドへのより大きな
電流を吸込むことが可能であるが、それにもかかわら
ず、これらの駆動回路は、温度上昇にともなうIGBT
2の閾値電圧Vtの減少を原因とする、瞬間的な誤った
ターンオン状態になる。温度によるこのVtの減少をI
GBTの閾値を増加することによって、補うことは可能
であるが、そのような補償は導通時のデバイスの能力の
有害な低下を結果としてもたらす。
備えたゲート駆動回路が知られている。これらの駆動回
路は、IGBT2のゲートからグランドへのより大きな
電流を吸込むことが可能であるが、それにもかかわら
ず、これらの駆動回路は、温度上昇にともなうIGBT
2の閾値電圧Vtの減少を原因とする、瞬間的な誤った
ターンオン状態になる。温度によるこのVtの減少をI
GBTの閾値を増加することによって、補うことは可能
であるが、そのような補償は導通時のデバイスの能力の
有害な低下を結果としてもたらす。
【0006】IGBTのゲートの電位をIGBTのエミ
ッタの電位よりも低くすることができる低インピーダン
スプルダウンゲート駆動回路が必要である。図3A(従
来技術)及び図3B(従来技術)は、IGBTのゲート
をIGBTのエミッタの電位よりも低く駆動する、2つ
のゲート駆動回路を表している。
ッタの電位よりも低くすることができる低インピーダン
スプルダウンゲート駆動回路が必要である。図3A(従
来技術)及び図3B(従来技術)は、IGBTのゲート
をIGBTのエミッタの電位よりも低く駆動する、2つ
のゲート駆動回路を表している。
【0007】図3A(従来技術)は、Pチャネル電界効
果トランジスタ32のゲート及びNチャネル電界効果ト
ランジスタ33のゲートに連結された入力端子31を有
するCMOSインバータ駆動回路を表している。Pチャ
ネル電界効果トランジスタ32のソースは、例えば+1
5Vである+VDDに連結されている。Nチャネル電界効
果トランジスタ33のソースは、例えば−5VであるV
EEに連結されている。Pチャネル電界効果トランジスタ
32のドレインは、駆動されるべきIGBT35のゲー
トに連結された出力ノード34に連結されている。Nチ
ャネル電界効果トランジスタ33のドレインもまたIG
BT35のゲートに連結されている。IGBT35のエ
ミッタは、例えば0Vのグランド電源電圧GNDに連結
されている。
果トランジスタ32のゲート及びNチャネル電界効果ト
ランジスタ33のゲートに連結された入力端子31を有
するCMOSインバータ駆動回路を表している。Pチャ
ネル電界効果トランジスタ32のソースは、例えば+1
5Vである+VDDに連結されている。Nチャネル電界効
果トランジスタ33のソースは、例えば−5VであるV
EEに連結されている。Pチャネル電界効果トランジスタ
32のドレインは、駆動されるべきIGBT35のゲー
トに連結された出力ノード34に連結されている。Nチ
ャネル電界効果トランジスタ33のドレインもまたIG
BT35のゲートに連結されている。IGBT35のエ
ミッタは、例えば0Vのグランド電源電圧GNDに連結
されている。
【0008】図3B(従来技術)は、PNP型バイポー
ラトランジスタ37のベース及びNPN型バイポーラト
ランジスタ38のベースに連結された入力端子36を有
する、低インピーダンスプルダウン用バイポーラインバ
ータ駆動回路を表している。PNP型バイポーラトラン
ジスタ37のエミッタは、例えば+15Vである+VDD
に連結されている。NPN型トランジスタ38のエミッ
タは、例えば−5VであるVEEに連結されている。PN
P型トランジスタ37のコレクタは、駆動されるべきI
GBT40のゲートに連結された出力ノード39に連結
されている。IGBT40のエミッタはグランド電位G
NDに連結されている。
ラトランジスタ37のベース及びNPN型バイポーラト
ランジスタ38のベースに連結された入力端子36を有
する、低インピーダンスプルダウン用バイポーラインバ
ータ駆動回路を表している。PNP型バイポーラトラン
ジスタ37のエミッタは、例えば+15Vである+VDD
に連結されている。NPN型トランジスタ38のエミッ
タは、例えば−5VであるVEEに連結されている。PN
P型トランジスタ37のコレクタは、駆動されるべきI
GBT40のゲートに連結された出力ノード39に連結
されている。IGBT40のエミッタはグランド電位G
NDに連結されている。
【0009】図3A及び3Bの低インピーダンスプルダ
ウン用ゲート駆動回路に関する問題は、電源電圧VEEの
特性に関連する。図3A及び3Bのゲート駆動回路は、
IGBTのゲートからの容量性の放電電流を、電源電圧
VEEのみへ放電する。電源電圧VEEは、グランド電源電
圧とは異なり、通常は比較的高い直列インピーダンスを
有する。電源電圧VEEは、通常オンチップのバックバイ
アスされたチャージポンプ(charge pump)回路によっ
て発生される。そのようなチャージポンプ回路は、通常
小さい電流を出力するように設計されている。従って、
標準的な電源電圧VEEへ流れる容量性の放電電流の大き
いサージは、電源電圧VEE自身の電位の上昇を結果とし
てもたらす。ゲート駆動回路は、1個のIGBTのゲー
トを駆動するだけであるが、IGBTゲートの等価静電
容量は500pFを越えることがある。この大きな静電
容量を迅速に充放電するには、数アンペアの電流のサー
ジが必要となる。結果として、図3A及び3Bのゲート
駆動回路が、IGBTのゲートの電圧を、電源電圧VEE
にプルダウンするとき、電源VEEからの電流の大きいサ
ージがチャージポンプ回路に流れ、それによって、チャ
ージポンプ回路によって供給される電圧がVEEよりも数
V上昇し、IGBTのゲート電圧を上昇させることにな
る。
ウン用ゲート駆動回路に関する問題は、電源電圧VEEの
特性に関連する。図3A及び3Bのゲート駆動回路は、
IGBTのゲートからの容量性の放電電流を、電源電圧
VEEのみへ放電する。電源電圧VEEは、グランド電源電
圧とは異なり、通常は比較的高い直列インピーダンスを
有する。電源電圧VEEは、通常オンチップのバックバイ
アスされたチャージポンプ(charge pump)回路によっ
て発生される。そのようなチャージポンプ回路は、通常
小さい電流を出力するように設計されている。従って、
標準的な電源電圧VEEへ流れる容量性の放電電流の大き
いサージは、電源電圧VEE自身の電位の上昇を結果とし
てもたらす。ゲート駆動回路は、1個のIGBTのゲー
トを駆動するだけであるが、IGBTゲートの等価静電
容量は500pFを越えることがある。この大きな静電
容量を迅速に充放電するには、数アンペアの電流のサー
ジが必要となる。結果として、図3A及び3Bのゲート
駆動回路が、IGBTのゲートの電圧を、電源電圧VEE
にプルダウンするとき、電源VEEからの電流の大きいサ
ージがチャージポンプ回路に流れ、それによって、チャ
ージポンプ回路によって供給される電圧がVEEよりも数
V上昇し、IGBTのゲート電圧を上昇させることにな
る。
【0010】ゲート駆動バッファに電力を供給するVEE
を増加させることは、ゲートの電位を上昇させることに
等しい。結果として、IGBTの誤ったターンオンが、
負のゲート駆動回路にもかかわらず起こるかもしれな
い。ゲート駆動電流の大部分をグランドのような保証さ
れた低インピーダンスの電源に吸込み、更に、全ての状
況のもとで所望されたようにデバイスがオフ状態に留ま
ることを確実にする有益なノイズ余裕を備えた、ゲート
駆動回路が必要とされる。グランドは、IGBTの潜在
的に大きい電流Icを導通させる能力を備えなければな
らないので、グランドが、保証された低インピーダンス
の電源導電路であることに注目するべきである。この電
流のレベルを比較すると、ゲートを駆動するために必要
な電流は無視できる。(例えば、Igpeak=2A、Icpe
ak=300Aである。)
を増加させることは、ゲートの電位を上昇させることに
等しい。結果として、IGBTの誤ったターンオンが、
負のゲート駆動回路にもかかわらず起こるかもしれな
い。ゲート駆動電流の大部分をグランドのような保証さ
れた低インピーダンスの電源に吸込み、更に、全ての状
況のもとで所望されたようにデバイスがオフ状態に留ま
ることを確実にする有益なノイズ余裕を備えた、ゲート
駆動回路が必要とされる。グランドは、IGBTの潜在
的に大きい電流Icを導通させる能力を備えなければな
らないので、グランドが、保証された低インピーダンス
の電源導電路であることに注目するべきである。この電
流のレベルを比較すると、ゲートを駆動するために必要
な電流は無視できる。(例えば、Igpeak=2A、Icpe
ak=300Aである。)
【0011】
【発明が解決しようとする課題】本発明の目的は、絶縁
ゲート型バイポーラトランジスタ(IGBT)のゲート
の電位をエミッタの電位よりも低くし、IGBTがオフ
状態に留まることを確実にする、ゲート駆動回路を提供
することである。
ゲート型バイポーラトランジスタ(IGBT)のゲート
の電位をエミッタの電位よりも低くし、IGBTがオフ
状態に留まることを確実にする、ゲート駆動回路を提供
することである。
【0012】
【課題を解決するための手段】上述された目的は、制御
信号を受け取るための入力ノードと、出力ノードとを備
えた、駆動回路であって、前記入力ノードの電圧が、前
記出力ノードの電圧よりも高いとき、前記出力ノードの
前記電圧を第1電源電圧まで上昇させる第1手段と、前
記出力ノードの前記電圧が、第2電源電圧よりも高く、
かつ前記入力ノードの電圧が、前記出力ノードの電圧よ
りも低いとき、前記出力ノードの前記電圧を前記第2電
源電圧まで上昇させる第2手段と、前記出力ノードの電
圧が、前記第2電源電圧よりも低く、かつ前記入力ノー
ドの電圧が、前記出力ノードの電圧よりも低いとき、前
記出力ノードの前記電圧を第3電源電圧まで上昇させる
第3手段とを有し、前記第1電源電圧が、前記第2電源
電圧よりも高く、前記第3電源電圧が、前記第2電源電
圧よりも低いことを特徴とする駆動回路を提供すること
によって達成される。
信号を受け取るための入力ノードと、出力ノードとを備
えた、駆動回路であって、前記入力ノードの電圧が、前
記出力ノードの電圧よりも高いとき、前記出力ノードの
前記電圧を第1電源電圧まで上昇させる第1手段と、前
記出力ノードの前記電圧が、第2電源電圧よりも高く、
かつ前記入力ノードの電圧が、前記出力ノードの電圧よ
りも低いとき、前記出力ノードの前記電圧を前記第2電
源電圧まで上昇させる第2手段と、前記出力ノードの電
圧が、前記第2電源電圧よりも低く、かつ前記入力ノー
ドの電圧が、前記出力ノードの電圧よりも低いとき、前
記出力ノードの前記電圧を第3電源電圧まで上昇させる
第3手段とを有し、前記第1電源電圧が、前記第2電源
電圧よりも高く、前記第3電源電圧が、前記第2電源電
圧よりも低いことを特徴とする駆動回路を提供すること
によって達成される。
【0013】
【作用】従って本発明は、IGBTのゲートとVEE電源
電圧との間のより高いインピーダンスの低電流パスばか
りでなく、IGBTのゲートとグランド電源電圧との間
の低いインピーダンスの高電流パスを含む、ゲート駆動
回路を提供する。ゲート駆動回路は、ゲートの静電容量
を急速にグランド電位まで放電させるために、比較的大
きな電流を、IGBTのゲートから低インピーダンスの
グランド電源電圧まで導通させる。従って、ゲート駆動
回路は、IGBTのゲートをグランド電位から負のVEE
電源電圧にプルダウンするために、より小さい電流のみ
を、IGBTのゲートからより高いインピーダンスのV
EE電源へ導通させれば良い。従って、本発明のゲート駆
動回路によって、VEE電源電圧の電源として用いられる
べき、比較的小型かつ比較的高インピーダンスのチャー
ジポンプ回路が実現可能となる。
電圧との間のより高いインピーダンスの低電流パスばか
りでなく、IGBTのゲートとグランド電源電圧との間
の低いインピーダンスの高電流パスを含む、ゲート駆動
回路を提供する。ゲート駆動回路は、ゲートの静電容量
を急速にグランド電位まで放電させるために、比較的大
きな電流を、IGBTのゲートから低インピーダンスの
グランド電源電圧まで導通させる。従って、ゲート駆動
回路は、IGBTのゲートをグランド電位から負のVEE
電源電圧にプルダウンするために、より小さい電流のみ
を、IGBTのゲートからより高いインピーダンスのV
EE電源へ導通させれば良い。従って、本発明のゲート駆
動回路によって、VEE電源電圧の電源として用いられる
べき、比較的小型かつ比較的高インピーダンスのチャー
ジポンプ回路が実現可能となる。
【0014】
【実施例】図4は、本発明のゲート駆動回路の第1実施
例の回路図である。図4は、IGBT43が迅速にター
ンオフするために低インピーダンスのグランドGNDへ
電流を吸込み、かつ続いて比較的高いインピーダンスの
負の電源電圧VEEに電流を吸込む、MOSゲート駆動回
路を示す。第1制御ノードC1は、Pチャネル電界効果
トランジスタ41のゲートの電圧を制御する。トランジ
スタ41のソースは、VDD電源電圧に連結され、一方ド
レインは、ノード42に連結されている。ノード42
は、IGBT43のゲートに連結されている。IGBT
43のエミッタは、低インピーダンスグランドGNDに
連結されている。第2制御ノードC2は、第1Nチャネ
ル電界効果トランジスタ44のゲートの電圧を制御す
る。トランジスタ44のドレインは、ノード42に連結
されていて、一方トランジスタ44のソースは、低イン
ピーダンスのグランドGNDに連結されている。第3制
御ノードC3は、第2Nチャネル電界効果トランジスタ
45のゲートの電圧を制御する。トランジスタ45のド
レインは、ノード42に連結されていて、一方トランジ
スタ45のソースは、比較的高いインピーダンスの電源
電圧VEEに連結されている。
例の回路図である。図4は、IGBT43が迅速にター
ンオフするために低インピーダンスのグランドGNDへ
電流を吸込み、かつ続いて比較的高いインピーダンスの
負の電源電圧VEEに電流を吸込む、MOSゲート駆動回
路を示す。第1制御ノードC1は、Pチャネル電界効果
トランジスタ41のゲートの電圧を制御する。トランジ
スタ41のソースは、VDD電源電圧に連結され、一方ド
レインは、ノード42に連結されている。ノード42
は、IGBT43のゲートに連結されている。IGBT
43のエミッタは、低インピーダンスグランドGNDに
連結されている。第2制御ノードC2は、第1Nチャネ
ル電界効果トランジスタ44のゲートの電圧を制御す
る。トランジスタ44のドレインは、ノード42に連結
されていて、一方トランジスタ44のソースは、低イン
ピーダンスのグランドGNDに連結されている。第3制
御ノードC3は、第2Nチャネル電界効果トランジスタ
45のゲートの電圧を制御する。トランジスタ45のド
レインは、ノード42に連結されていて、一方トランジ
スタ45のソースは、比較的高いインピーダンスの電源
電圧VEEに連結されている。
【0015】動作中に、IGBT43のゲートの電圧を
上昇させるためには、第2及び第3制御ノードC2及び
C3の電圧が低いときに、第1制御ノードC1の電圧が
低下させられる。従って、トランジスタ41は、IGB
T43のゲートの電圧をVDDにプルアップするべくター
ンオンし、一方トランジスタ44及び45は非導通状態
であるターンオフ状態に留まる。
上昇させるためには、第2及び第3制御ノードC2及び
C3の電圧が低いときに、第1制御ノードC1の電圧が
低下させられる。従って、トランジスタ41は、IGB
T43のゲートの電圧をVDDにプルアップするべくター
ンオンし、一方トランジスタ44及び45は非導通状態
であるターンオフ状態に留まる。
【0016】IGBT43をターンオフするために、I
GBT43のゲートの電圧を低下させるべく、第1制御
ノードC1の電圧が、トランジスタ41をターンオフさ
せるように上昇させられる。第3制御ノードC3は、ト
ランジスタ45を非導通状態に留めるために低状態に保
たれる。トランジスタ41がI非導通状態となった後、
第2制御ノードC2の電圧は、トランジスタ44をター
ンオンするべく上昇させられる。従って、低インピーダ
ンスの電源GNDは、IGBT43kゲートに連結さ
れ、IGBT43のゲートの電圧は、グランドGNDへ
プルダウンされる。IGBT43のゲートの電圧が、グ
ランド電位に達するか、またはグランド電位に概ね近い
電圧に達するので、制御ノードC2の電圧は低下させら
れ、トランジスタ44はターンオフされる。トランジス
タ44及び41が非導通状態にあるとき、トランジスタ
45をターンオンするべく制御ノードC3の電圧が上昇
させられる。トランジスタ45が導通したとき、高イン
ピーダンス電源電圧VEEとIGBT43との間のパスが
形成される。従って、IGBT43のゲートの電圧は、
グランド電位からVEE電圧へ低下させられ、IGBT4
3のゲートの電圧をVEEに低下させるために必要な全て
の電荷が、VEE電源から提供される必要はない。
GBT43のゲートの電圧を低下させるべく、第1制御
ノードC1の電圧が、トランジスタ41をターンオフさ
せるように上昇させられる。第3制御ノードC3は、ト
ランジスタ45を非導通状態に留めるために低状態に保
たれる。トランジスタ41がI非導通状態となった後、
第2制御ノードC2の電圧は、トランジスタ44をター
ンオンするべく上昇させられる。従って、低インピーダ
ンスの電源GNDは、IGBT43kゲートに連結さ
れ、IGBT43のゲートの電圧は、グランドGNDへ
プルダウンされる。IGBT43のゲートの電圧が、グ
ランド電位に達するか、またはグランド電位に概ね近い
電圧に達するので、制御ノードC2の電圧は低下させら
れ、トランジスタ44はターンオフされる。トランジス
タ44及び41が非導通状態にあるとき、トランジスタ
45をターンオンするべく制御ノードC3の電圧が上昇
させられる。トランジスタ45が導通したとき、高イン
ピーダンス電源電圧VEEとIGBT43との間のパスが
形成される。従って、IGBT43のゲートの電圧は、
グランド電位からVEE電圧へ低下させられ、IGBT4
3のゲートの電圧をVEEに低下させるために必要な全て
の電荷が、VEE電源から提供される必要はない。
【0017】図4の回路では、VDD電源電圧から、グラ
ンドGND電源電圧またはVEE電源電圧の何れかへの
“シュースルー(shoothrough)”電流またはクロスオ
ーバー電流を防止するために、トランジスタ41、4
4、及び45のスイッチングが注意深く制御される。V
DDからグランドへの、このシュースルー電流は、トラン
ジスタ44が導通していて、かつトランジスタ41があ
る期間に亘って導通するときに発生する。同様に、グラ
ンドからVEE電源電圧へのシュースルー電流も防止され
なければならない。そのようなシュースルー電流は、ト
ランジスタ45が導通していて、かつトランジスタ44
がある期間に亘って導通するときに発生する。従って、
図4の回路は制御ノードC1、C2、及びC3の電圧の
正確なタイミングを用いている。
ンドGND電源電圧またはVEE電源電圧の何れかへの
“シュースルー(shoothrough)”電流またはクロスオ
ーバー電流を防止するために、トランジスタ41、4
4、及び45のスイッチングが注意深く制御される。V
DDからグランドへの、このシュースルー電流は、トラン
ジスタ44が導通していて、かつトランジスタ41があ
る期間に亘って導通するときに発生する。同様に、グラ
ンドからVEE電源電圧へのシュースルー電流も防止され
なければならない。そのようなシュースルー電流は、ト
ランジスタ45が導通していて、かつトランジスタ44
がある期間に亘って導通するときに発生する。従って、
図4の回路は制御ノードC1、C2、及びC3の電圧の
正確なタイミングを用いている。
【0018】更に、もし図4の破線で示されたダイオー
ドD1がトランジスタC2の構成内に存在するならば、
破線で示された更なるダイオードD2が、ノード42の
出力電圧をグランド電位からダイオード1個の電圧降下
分以上に電圧降下させるために必要となる。図4から明
らかなように、もしダイオードD2が存在しなければ、
電源電圧GNDからノード42へ電流を導通させるダイ
オードD1ために、ノード42の電圧は、グランド電圧
からダイオード1個の電圧降下分よりも低くなることは
ない。ダイオードD2がこの状態を防止するために備え
られていても、トランジスタ45のターンオンが、ノー
ド42の電圧がグランドGNDよりもダイオード1個の
電圧降下分だけ低くなるときと同時に起こるように、正
確に制御されなければならない。特に、トランジスタの
閾値電圧の温度変化を考慮した場合、図4の構成の制御
ノードに対するこれらのタイミングの要求は、図4の設
計を使用することを困難にする。
ドD1がトランジスタC2の構成内に存在するならば、
破線で示された更なるダイオードD2が、ノード42の
出力電圧をグランド電位からダイオード1個の電圧降下
分以上に電圧降下させるために必要となる。図4から明
らかなように、もしダイオードD2が存在しなければ、
電源電圧GNDからノード42へ電流を導通させるダイ
オードD1ために、ノード42の電圧は、グランド電圧
からダイオード1個の電圧降下分よりも低くなることは
ない。ダイオードD2がこの状態を防止するために備え
られていても、トランジスタ45のターンオンが、ノー
ド42の電圧がグランドGNDよりもダイオード1個の
電圧降下分だけ低くなるときと同時に起こるように、正
確に制御されなければならない。特に、トランジスタの
閾値電圧の温度変化を考慮した場合、図4の構成の制御
ノードに対するこれらのタイミングの要求は、図4の設
計を使用することを困難にする。
【0019】従って、2つの電源電圧に電流を吸込むた
めの、本発明の第2のゲート駆動回路が図5に開示され
ている。このゲート駆動回路は、第1のNPN型バイポ
ーラトランジスタ51、第2のNPN型バイポーラトラ
ンジスタ52、及びPNP型バイポーラトランジスタ5
3を有する。トランジスタ51のコレクタは電源電圧V
DDに連結されている。VDDは例えば+15Vである。ト
ランジスタ51のエミッタは、出力端子54に連結され
ている。トランジスタ51のベースは、入力ノード55
に連結されている。トランジスタ52のコレクタは、出
力ノード54に連結されている。トランジスタ52のエ
ミッタは、例えば0Vである、低インピーダンスの電源
電圧GNDに連結されている。トランジスタ52のベー
スは、中間ノード56に連結されている。トランジスタ
53のエミッタは出力ノード54に連結され、トランジ
スタ53のベースは入力ノード55に連結され、かつト
ランジスタ53のコレクタは中間ノード56に連結され
ている。抵抗57は、中間ノード56と比較的高いイン
ピーダンスの電源電圧VEEとの間に連結されている。
めの、本発明の第2のゲート駆動回路が図5に開示され
ている。このゲート駆動回路は、第1のNPN型バイポ
ーラトランジスタ51、第2のNPN型バイポーラトラ
ンジスタ52、及びPNP型バイポーラトランジスタ5
3を有する。トランジスタ51のコレクタは電源電圧V
DDに連結されている。VDDは例えば+15Vである。ト
ランジスタ51のエミッタは、出力端子54に連結され
ている。トランジスタ51のベースは、入力ノード55
に連結されている。トランジスタ52のコレクタは、出
力ノード54に連結されている。トランジスタ52のエ
ミッタは、例えば0Vである、低インピーダンスの電源
電圧GNDに連結されている。トランジスタ52のベー
スは、中間ノード56に連結されている。トランジスタ
53のエミッタは出力ノード54に連結され、トランジ
スタ53のベースは入力ノード55に連結され、かつト
ランジスタ53のコレクタは中間ノード56に連結され
ている。抵抗57は、中間ノード56と比較的高いイン
ピーダンスの電源電圧VEEとの間に連結されている。
【0020】CMOSインバータは、入力ノード55を
駆動する。Pチャネル電界効果トランジスタ58のゲー
トは、入力端子59に連結されている。Pチャネルトラ
ンジスタ58のソースは、VDD電源電圧に連結されてい
る。Pチャネルトランジスタ58のドレインは、ノード
55に連結されている。Nチャネルトランジスタ60の
ソースは、VEE電源電圧に連結されている。Nチャネル
トランジスタ60のドレインは、ノード55に連結され
ている。
駆動する。Pチャネル電界効果トランジスタ58のゲー
トは、入力端子59に連結されている。Pチャネルトラ
ンジスタ58のソースは、VDD電源電圧に連結されてい
る。Pチャネルトランジスタ58のドレインは、ノード
55に連結されている。Nチャネルトランジスタ60の
ソースは、VEE電源電圧に連結されている。Nチャネル
トランジスタ60のドレインは、ノード55に連結され
ている。
【0021】動作中、しばらくの間CMOSインバータ
のスイッチング点に於て、入力端子59の電圧が低状態
であるとき、CMOSインバータの反転動作のために、
ノード55の電圧はVDDの高状態である。しばらくの
間、入力ノード55の電圧がVDDであるとき、トランジ
スタ51の0.7Vのベース−エミッタ間順方向電圧降
下のために、出力端子54の電圧VOUTの値は、電圧VD
Dからダイオードの電圧降下分を差し引いた範囲内にあ
る。トランジスタ53のベースの電圧もまたVDDなの
で、トランジスタ53のエミッタは、トランジスタ53
のベースよりも0.7V高いことはない。従って、トラ
ンジスタ53は導通しない。もしトランジスタ53が導
通状態でなければ、抵抗57が中間ノード56をVEEに
プルダウンするので、トランジスタ52のベースはVEE
にプルダウンされる。従って、トランジスタ52のベー
ス−エミッタ間電圧は、0.7V未満となり、トランジ
スタ52はオフ状態に留まる。トランジスタ52及び5
3はオフ状態であり、トランジスタ51が導通状態であ
り、かつ出力端子54が電圧VDDにプルアップされてい
るので、ノード54の電圧VOUTは、およそVDDから
0.7Vを引いた値の電圧にプルアップされている。入
力端子59の電圧が低状態から高状態に遷移するとき、
CMOSインバータはノード55の電圧をVDDからVEE
に遷移させる。ノード55がVEEに遷移したとき、トラ
ンジスタ51のベースの電圧も、VEEに遷移する。出力
端子54の電圧にかかわらず、もしトランジスタ51の
ベースの電圧がVEEならば、トランジスタ51のベース
−エミッタ間電圧は、正の0.7Vにならない。従っ
て、トランジスタ51はターンオフする。これは、図6
Aに描かれた状態である。図6A及び6Bには、導通し
ていないCMOSインバータのPチャネルトランジスタ
58及びNPN型バイポーラトランジスタ51は描かれ
ていない。
のスイッチング点に於て、入力端子59の電圧が低状態
であるとき、CMOSインバータの反転動作のために、
ノード55の電圧はVDDの高状態である。しばらくの
間、入力ノード55の電圧がVDDであるとき、トランジ
スタ51の0.7Vのベース−エミッタ間順方向電圧降
下のために、出力端子54の電圧VOUTの値は、電圧VD
Dからダイオードの電圧降下分を差し引いた範囲内にあ
る。トランジスタ53のベースの電圧もまたVDDなの
で、トランジスタ53のエミッタは、トランジスタ53
のベースよりも0.7V高いことはない。従って、トラ
ンジスタ53は導通しない。もしトランジスタ53が導
通状態でなければ、抵抗57が中間ノード56をVEEに
プルダウンするので、トランジスタ52のベースはVEE
にプルダウンされる。従って、トランジスタ52のベー
ス−エミッタ間電圧は、0.7V未満となり、トランジ
スタ52はオフ状態に留まる。トランジスタ52及び5
3はオフ状態であり、トランジスタ51が導通状態であ
り、かつ出力端子54が電圧VDDにプルアップされてい
るので、ノード54の電圧VOUTは、およそVDDから
0.7Vを引いた値の電圧にプルアップされている。入
力端子59の電圧が低状態から高状態に遷移するとき、
CMOSインバータはノード55の電圧をVDDからVEE
に遷移させる。ノード55がVEEに遷移したとき、トラ
ンジスタ51のベースの電圧も、VEEに遷移する。出力
端子54の電圧にかかわらず、もしトランジスタ51の
ベースの電圧がVEEならば、トランジスタ51のベース
−エミッタ間電圧は、正の0.7Vにならない。従っ
て、トランジスタ51はターンオフする。これは、図6
Aに描かれた状態である。図6A及び6Bには、導通し
ていないCMOSインバータのPチャネルトランジスタ
58及びNPN型バイポーラトランジスタ51は描かれ
ていない。
【0022】ノード55の電圧がVEEまで低下し、出力
端子54の電圧VOUTが、VDDから0.7Vを引いた値
の電圧または、その電圧にほぼ等しい電圧のとき、トラ
ンジスタ53のエミッタ−ベース間の電圧Vbepは0.
7Vとなり、ベース電流Ibpは、トランジスタ53のベ
ースから、CMOSインバータのNチャネルトランジス
タ60を通って、電源電圧VEEに流れ、トランジスタ5
3はターンオンする。ベース電流Ibpの大きさは、
端子54の電圧VOUTが、VDDから0.7Vを引いた値
の電圧または、その電圧にほぼ等しい電圧のとき、トラ
ンジスタ53のエミッタ−ベース間の電圧Vbepは0.
7Vとなり、ベース電流Ibpは、トランジスタ53のベ
ースから、CMOSインバータのNチャネルトランジス
タ60を通って、電源電圧VEEに流れ、トランジスタ5
3はターンオンする。ベース電流Ibpの大きさは、
【0023】Ibp=(VOUT−VEE−0.7)/Rn
【0024】で与えられ、ここで、Rnは、Nチャネル
トランジスタ60のドレイン−ソース間の導通抵抗を表
す。もし、トランジスタ53のコレクタ電流とエミッタ
電流が概ね等しいと仮定すれば、トランジスタ53はコ
レクタ電流Icpを、抵抗57を通して出力端子54から
VEE電源電圧へ導通させる。トランジスタ53が抵抗5
7を通して電流を導通させるので、抵抗57に電圧降下
が生じ、トランジスタ53のコレクタの電圧はVEEより
も上昇する。トランジスタ52のベースは、トランジス
タ53のコレクタに連結されているので、トランジスタ
52のベースの電圧も上昇する。従って、ノード56の
電圧がGNDよりも0.7V高くなったとき、トランジ
スタ52のベース−エミッタ間接合は、順方向バイアス
され、ベース電流Ibnがトランジスタ52のベースへ流
れ込む。従って、トランジスタ52はターンオンし、比
較的大きい電流を出力端子54からグランド電源電圧G
NDへ導通させる。
トランジスタ60のドレイン−ソース間の導通抵抗を表
す。もし、トランジスタ53のコレクタ電流とエミッタ
電流が概ね等しいと仮定すれば、トランジスタ53はコ
レクタ電流Icpを、抵抗57を通して出力端子54から
VEE電源電圧へ導通させる。トランジスタ53が抵抗5
7を通して電流を導通させるので、抵抗57に電圧降下
が生じ、トランジスタ53のコレクタの電圧はVEEより
も上昇する。トランジスタ52のベースは、トランジス
タ53のコレクタに連結されているので、トランジスタ
52のベースの電圧も上昇する。従って、ノード56の
電圧がGNDよりも0.7V高くなったとき、トランジ
スタ52のベース−エミッタ間接合は、順方向バイアス
され、ベース電流Ibnがトランジスタ52のベースへ流
れ込む。従って、トランジスタ52はターンオンし、比
較的大きい電流を出力端子54からグランド電源電圧G
NDへ導通させる。
【0025】抵抗57を通して流れる電流が、導通状態
のトランジスタ52のベースへ流れ込む電流Ibnに比べ
て無視できる大きさであると仮定すれば、出力端子54
からグランド電源電圧GNDへ流れる電流Icnの大きさ
は、
のトランジスタ52のベースへ流れ込む電流Ibnに比べ
て無視できる大きさであると仮定すれば、出力端子54
からグランド電源電圧GNDへ流れる電流Icnの大きさ
は、
【0026】Icn=βn×Ibn=βn×βp×Ibp で与えられ、ここで
【0027】Icn=βn×Ibn、Icp=βp×Ibp である。
【0028】抵抗57を通して流れる電流の大きさが、
Ibnに比べて無視できることを仮定すれば、VEE電源電
圧から出力端子54へ供給される電流と、グランド電源
電圧GNDから出力端子54へ供給される電流との比
は、
Ibnに比べて無視できることを仮定すれば、VEE電源電
圧から出力端子54へ供給される電流と、グランド電源
電圧GNDから出力端子54へ供給される電流との比
は、
【0029】 Ibp/Icn = Ibp/(βn×βp×Ibp)=1/(βn×βp)
【0030】となる。従って本発明のゲート駆動回路
は、10,000を容易に超過する電流利得を備えたダ
ーリントン接続されたトランジスタの一対として動作す
る。
は、10,000を容易に超過する電流利得を備えたダ
ーリントン接続されたトランジスタの一対として動作す
る。
【0031】本発明のゲート駆動回路は、出力端子54
の電圧VOUTがVEEから、NPN型トランジスタ52の
ベース−エミッタ間電圧VbenとPNP型トランジスタ
53が飽和状態のときのコレクタ−エミッタ間電圧Vce
p(sat)との合計の電圧より低い電圧に減少するま
で、このモードで動作を続ける。この電圧は、概ね0.
7Vから0.9Vであり、室温でのIGBTの閾値電圧
Vtよりも充分に低い。この電圧は約2.2mV/℃で
減少する。ほとんどのIGBTは、約2mV/℃から3
mV/℃で減少する閾値電圧Vtを備えているので、N
PN型バイポーラトランジスタ52のターンオフは、駆
動されているIGBTのVtに追従することになり、N
PN型トランジスタ52は、IGBTがターンオフする
まで導通状態を保つことになる。
の電圧VOUTがVEEから、NPN型トランジスタ52の
ベース−エミッタ間電圧VbenとPNP型トランジスタ
53が飽和状態のときのコレクタ−エミッタ間電圧Vce
p(sat)との合計の電圧より低い電圧に減少するま
で、このモードで動作を続ける。この電圧は、概ね0.
7Vから0.9Vであり、室温でのIGBTの閾値電圧
Vtよりも充分に低い。この電圧は約2.2mV/℃で
減少する。ほとんどのIGBTは、約2mV/℃から3
mV/℃で減少する閾値電圧Vtを備えているので、N
PN型バイポーラトランジスタ52のターンオフは、駆
動されているIGBTのVtに追従することになり、N
PN型トランジスタ52は、IGBTがターンオフする
まで導通状態を保つことになる。
【0032】NPN型トランジスタ52がターンオフし
た後、CMOSインバータの導通しているNチャネルト
ランジスタ60の等価抵抗に直列に接続されている、P
NP型トランジスタ53の順方向バイアスされたエミッ
タ−ベース接合のために、出力端子54の電圧VOUT
は、負に向かって減少を続ける。これは、図6Bに描か
れた状況である。出力端子54から、PNP型トランジ
スタ53の順方向バイアスされたエミッタ−ベース接合
と、Nチャネルトランジスタ60のドレイン−ソース間
の導通抵抗とを通り、VEE電源電圧へ流れる電流Ibpの
大きさは、Nチャネルトランジスタ60の等価導通抵抗
によって決定される。従って、Nチャネルトランジスタ
60の寸法決めは、チャージポンプ回路またはVEE電源
電圧を発生する任意の他の装置の電流吸込み能力と整合
するように、VEE電源電圧の駆動回路の最大電流吸込み
能力を限定するべく、選択されることができる。
た後、CMOSインバータの導通しているNチャネルト
ランジスタ60の等価抵抗に直列に接続されている、P
NP型トランジスタ53の順方向バイアスされたエミッ
タ−ベース接合のために、出力端子54の電圧VOUT
は、負に向かって減少を続ける。これは、図6Bに描か
れた状況である。出力端子54から、PNP型トランジ
スタ53の順方向バイアスされたエミッタ−ベース接合
と、Nチャネルトランジスタ60のドレイン−ソース間
の導通抵抗とを通り、VEE電源電圧へ流れる電流Ibpの
大きさは、Nチャネルトランジスタ60の等価導通抵抗
によって決定される。従って、Nチャネルトランジスタ
60の寸法決めは、チャージポンプ回路またはVEE電源
電圧を発生する任意の他の装置の電流吸込み能力と整合
するように、VEE電源電圧の駆動回路の最大電流吸込み
能力を限定するべく、選択されることができる。
【0033】出力端子54の電圧VOUTが、グランドG
NDの電位に近づくとき、導通しているトランジスタ5
3のコレクタの電圧は0.7Vよりも低下する。従っ
て、NPN型トランジスタ52のベース−エミッタ接合
の電圧は、0.7Vよりも低下し、トランジスタ52は
ターンオフする。PNP型トランジスタ53が導通して
いるので、電圧VOUTがVEEよりも約0.7V高い電圧
になるまで、出力端子54の電圧はVEEに向かって減少
を続ける。
NDの電位に近づくとき、導通しているトランジスタ5
3のコレクタの電圧は0.7Vよりも低下する。従っ
て、NPN型トランジスタ52のベース−エミッタ接合
の電圧は、0.7Vよりも低下し、トランジスタ52は
ターンオフする。PNP型トランジスタ53が導通して
いるので、電圧VOUTがVEEよりも約0.7V高い電圧
になるまで、出力端子54の電圧はVEEに向かって減少
を続ける。
【0034】従って、NPN型トランジスタ52のベー
ス−エミッタ接合での可能な最大の逆バイアスは、VEE
+0.7の大きさである。出力端子の電圧は、(VDD−
0.7)Vと(VEE+0.7)Vの間を振動する。NP
N型トランジスタ52の導通と、PNP型トランジスタ
53の導通との間の遷移は、端子54の電圧VOUTの関
数にしか過ぎない。それは、トランジスタのいかなる時
間的な制御の関数でもない。ゲート駆動回路中の唯一の
飽和するべきトランジスタがPNP型トランジスタ53
なので、トランジスタ51及び52を備えたトーテムポ
ール型のプッシュプル出力段は、かなり迅速にスイッチ
する。
ス−エミッタ接合での可能な最大の逆バイアスは、VEE
+0.7の大きさである。出力端子の電圧は、(VDD−
0.7)Vと(VEE+0.7)Vの間を振動する。NP
N型トランジスタ52の導通と、PNP型トランジスタ
53の導通との間の遷移は、端子54の電圧VOUTの関
数にしか過ぎない。それは、トランジスタのいかなる時
間的な制御の関数でもない。ゲート駆動回路中の唯一の
飽和するべきトランジスタがPNP型トランジスタ53
なので、トランジスタ51及び52を備えたトーテムポ
ール型のプッシュプル出力段は、かなり迅速にスイッチ
する。
【0035】図7は、図5の駆動回路の出力端子54の
電圧VOUTが、図5の入力端子59の種々の電圧VINと
共に変化する様子を示している。VOUTが、図の右上の
出力端子の電圧が(VDD−0.7)Vの点70から低下
するに従い、VINが変化してもVOUTが変化しないデッ
ドバンド領域71に近づく。従って、トランジスタ51
または52の何れもが、出力端子54からの電流を導通
させず、シュースルーは起こり得ない。ゲート駆動回路
が、トランジスタ51と52を導通させるために、VIN
電圧が、低状態から高状態へまたは高状態から低状態へ
遷移するときに通過しなければならない、充分な2Vbe
の幅を有するデッドバンド領域が存在する。
電圧VOUTが、図5の入力端子59の種々の電圧VINと
共に変化する様子を示している。VOUTが、図の右上の
出力端子の電圧が(VDD−0.7)Vの点70から低下
するに従い、VINが変化してもVOUTが変化しないデッ
ドバンド領域71に近づく。従って、トランジスタ51
または52の何れもが、出力端子54からの電流を導通
させず、シュースルーは起こり得ない。ゲート駆動回路
が、トランジスタ51と52を導通させるために、VIN
電圧が、低状態から高状態へまたは高状態から低状態へ
遷移するときに通過しなければならない、充分な2Vbe
の幅を有するデッドバンド領域が存在する。
【0036】これまで記載された実施例によって本発明
が説明されたが、変形・変更が本発明の技術的視点を逸
脱することなしに実施することができる。例えば、本発
明はIGBTのロウサイド(low side)駆動回路に限定
されるものではなく、ハイサイド(hight side)または
フローティング(floating)駆動回路としても使用され
て良い。本発明は、VEEを供給するためのチャージポン
プ回路の有無にかかわらず、モノリシックICにとして
集積化することもできる。タイミングに関する考慮を複
雑にすることになるが、NPN型トランジスタのベース
をプルダウンする抵抗を、MOSFETによって置き換
えることもできる。更に本発明は、既に説明されたNチ
ャネルIGBTを駆動するためのゲート駆動回路と同様
に、PチャネルIGBTを駆動するためのゲート駆動回
路をも含む。この明細書の“グランド”という言葉は、
ただ電源電圧を意味するものである。この“グランド”
電源電圧の実際の電圧は、0V以外の電圧であっても良
い。従って、特定の実施例に関するこれまでの説明は、
単なる例示として提示されたものであって、本発明を完
全に定義する添付の請求項の技術的視点を制限すること
を意図するものではない。
が説明されたが、変形・変更が本発明の技術的視点を逸
脱することなしに実施することができる。例えば、本発
明はIGBTのロウサイド(low side)駆動回路に限定
されるものではなく、ハイサイド(hight side)または
フローティング(floating)駆動回路としても使用され
て良い。本発明は、VEEを供給するためのチャージポン
プ回路の有無にかかわらず、モノリシックICにとして
集積化することもできる。タイミングに関する考慮を複
雑にすることになるが、NPN型トランジスタのベース
をプルダウンする抵抗を、MOSFETによって置き換
えることもできる。更に本発明は、既に説明されたNチ
ャネルIGBTを駆動するためのゲート駆動回路と同様
に、PチャネルIGBTを駆動するためのゲート駆動回
路をも含む。この明細書の“グランド”という言葉は、
ただ電源電圧を意味するものである。この“グランド”
電源電圧の実際の電圧は、0V以外の電圧であっても良
い。従って、特定の実施例に関するこれまでの説明は、
単なる例示として提示されたものであって、本発明を完
全に定義する添付の請求項の技術的視点を制限すること
を意図するものではない。
【0037】
【発明の効果】本発明によれば、絶縁ゲート型バイポー
ラトランジスタ(IGBT)のゲートの電位をエミッタ
の電位よりも低くし、IGBTがオフ状態に留まること
を確実にする、ゲート駆動回路が提供される。
ラトランジスタ(IGBT)のゲートの電位をエミッタ
の電位よりも低くし、IGBTがオフ状態に留まること
を確実にする、ゲート駆動回路が提供される。
【図1】IGBTが従来の駆動回路によってターンオフ
されたときに起こり得る、IGBTの誤ったターンオン
を引き起こすゲート−コレクタ間の静電容量Cgcを表す
図。
されたときに起こり得る、IGBTの誤ったターンオン
を引き起こすゲート−コレクタ間の静電容量Cgcを表す
図。
【図2】A乃至Cからなり、図1の従来の駆動回路で駆
動されたIGBTの、ゲート−エミッタ間電圧、コレク
タ電流、及びコレクタ−エミッタ間電圧の関係を表す
図。
動されたIGBTの、ゲート−エミッタ間電圧、コレク
タ電流、及びコレクタ−エミッタ間電圧の関係を表す
図。
【図3】A及びBからなり、AはVDDとVEEとの間に連
結されたCMOSインバータによって駆動されたIGB
Tを表し、BはVDDとVEEとの間に連結されたバイポー
ラトランジスタによって駆動されたIGBTを表す図。
結されたCMOSインバータによって駆動されたIGB
Tを表し、BはVDDとVEEとの間に連結されたバイポー
ラトランジスタによって駆動されたIGBTを表す図。
【図4】IGBTの迅速なターンオフのためにグランド
へ電流を吸込むため、そしてIGBTの誤ったターンオ
ンを防止するべく電流をVEEに流すための本発明の第1
実施例の回路図。
へ電流を吸込むため、そしてIGBTの誤ったターンオ
ンを防止するべく電流をVEEに流すための本発明の第1
実施例の回路図。
【図5】グランド及びVEEに電流を吸込むための、本発
明の第2実施例の回路図。
明の第2実施例の回路図。
【図6】A及びBからなり、Aは、本発明が出力端子の
電圧VOUTを低状態にしたときの、図5の本発明での電
流の流れの第1段階の回路図であり、Bは、本発明が出
力端子の電圧VOUTを低状態にしたときの、図5の本発
明での電流の流れの第2段階の回路図。
電圧VOUTを低状態にしたときの、図5の本発明での電
流の流れの第1段階の回路図であり、Bは、本発明が出
力端子の電圧VOUTを低状態にしたときの、図5の本発
明での電流の流れの第2段階の回路図。
【図7】本発明の回路へ入力する入力電圧VINと、本発
明の回路から出力端子へ出力される出力電圧VOUTとの
関係を表すグラフ。
明の回路から出力端子へ出力される出力電圧VOUTとの
関係を表すグラフ。
【図8】本発明のある実施例に基づいた極性を示す図。
1 ゲート駆動回路 2 絶縁ゲート型バイポーラトランジスタ(IGBT) 3 負荷 4 電源電圧ライン 31 入力端子 32 Pチャネル電界効果トランジスタ 33 Nチャネル電界効果トランジスタ 34 出力ノード 35 IGBT 36 入力端子 37 PNP型バイポーラトランジスタ 38 NPN型バイポーラトランジスタ 39 出力ノード 40 IGBT 41 Pチャネル電界効果トランジスタ 42 ノード 43 IGBT 44 Nチャネル電界効果トランジスタ 45 Nチャネル電界効果トランジスタ 51 NPN型バイポーラトランジスタ 52 NPN型バイポーラトランジスタ 53 PNP型バイポーラトランジスタ 54 出力端子 55 入力ノード 56 中間ノード 57 抵抗 58 Pチャネル電界効果トランジスタ 59 入力端子 60 Nチャネル電界効果トランジスタ 70 出力端子の電圧が(VDD−0.7)Vの点 71 デッドバンド 80 入力端子 81 出力端子 82、83 PNP型バイポーラトランジスタ 84 NPN型バイポーラトランジスタ 85 抵抗 86、87、88 電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー・ジェイ・コンクリン アメリカ合衆国カリフォルニア州 95131・サンノゼ・ウォータートンレイ ン 1119 (56)参考文献 特開 平2−260713(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03K 17/00 - 17/70
Claims (32)
- 【請求項1】 制御信号を受け取るための入力ノード
と、出力ノードとを備えた、駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第1電源電圧にする
第1手段と、 前記出力ノードの電圧が、第2電源電圧よりも高く、か
つ前記入力ノードの電圧が、前記出力ノードの電圧より
も低いとき、前記出力ノードの電圧を前記第2電源電圧
にする第2手段と、 前記出力ノードの電圧が、前記第2電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第3電源電
圧にする第3手段とを有し、 前記第1電源電圧が、前記第2電源電圧よりも高く、 前記第3電源電圧が、前記第2電源電圧よりも低いこと
を特徴とする駆動回路。 - 【請求項2】 前記第1手段が、前記入力ノードに連
結されたベースを備えたバイポーラトランジスタを有す
ることを特徴とする請求項1に記載の駆動回路。 - 【請求項3】 前記第3手段が、前記入力ノードに連
結されたベースを備えたバイポーラトランジスタを有す
ることを特徴とする請求項2に記載の駆動回路。 - 【請求項4】 前記第3手段が更に、前記第3手段の
前記バイポーラトランジスタのコレクタと前記第3電源
電圧との間に連結された抵抗要素を有し、 前記第2手段が、前記第3手段の前記バイポーラトラン
ジスタの前記コレクタに連結されたベースを備えたバイ
ポーラトランジスタを有することを特徴とする請求項3
に記載の駆動回路。 - 【請求項5】 入力端子と、 前記入力端子の入力電圧をバッファする手段と、 バッファされた出力信号を前記入力ノードに供給する手
段とを有し、 前記バッファ手段が、前記第1電源電圧と前記第3電源
電圧とに連結されていることを特徴とする請求項1に記
載の駆動回路。 - 【請求項6】 入力端子と、 前記入力端子の入力電圧をバッファする手段と、 バッファされた出力信号を前記入力ノードに供給する手
段とを有し、 前記バッファ手段が、前記第1電源電圧と前記第3電源
電圧とに連結されていることを特徴とする請求項4に記
載の駆動回路。 - 【請求項7】 前記バッファ手段が、 前記第1電源電圧に連結されたPチャネル電界効果トラ
ンジスタと、 前記第3電源電圧に連結されたNチャネル電界効果トラ
ンジスタとを有することを特徴とする請求項5に記載の
駆動回路。 - 【請求項8】 前記バッファ手段が、 前記第1電源電圧に連結されたPチャネル電界効果トラ
ンジスタと、 前記第3電源電圧に連結されたNチャネル電界効果トラ
ンジスタとを有することを特徴とする請求項6に記載の
駆動回路。 - 【請求項9】 前記バッファ手段がCMOSインバー
タからなることを特徴とする請求項7に記載の駆動回
路。 - 【請求項10】 前記バッファ手段がCMOSインバ
ータからなることを特徴とする請求項8に記載の駆動回
路。 - 【請求項11】 入力端子と、入力ノードと、出力ノ
ードとを備えた駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第1電源電圧にする
手段であって、かつ前記入力ノードに連結されたベース
を備えたバイポーラトランジスタを有する第1手段と、 前記出力ノードの電圧が、前記第2電源電圧よりも高
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第2電源電
圧にする手段であって、かつベースを備えたバイポーラ
トランジスタを有する第2手段と、 前記出力ノードの電圧が、前記第2電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第3電源電
圧にする手段であって、かつ前記入力ノードに連結され
たベースと、前記第2手段の前記バイポーラトランジス
タの前記ベースに連結されたコレクタとを備えたバイポ
ーラトランジスタと、前記バイポーラトランジスタの前
記コレクタと前記第3電源電圧との間に連結された抵抗
要素とを有する第3手段と、 前記入力端子の入力電圧をバッファし、前記第1電源電
圧と、前記第3電源電圧とに連結されたバッファ手段
と、 バッファされた出力信号を前記入力ノードに供給する手
段と、 前記出力ノードに連結された絶縁ゲートを備えた絶縁ゲ
ート型バイポーラトランジスタとを有し、 前記第1電源電圧が、前記第2電源電圧よりも高く、 前記第3電源電圧が、前記第2電源電圧よりも低いこと
を特徴とする駆動回路。 - 【請求項12】 入力端子と、入力ノードと、出力ノ
ードとを備えた駆動回路であって、 前記入力ノードの電圧が、前記出力ノードの電圧よりも
高いとき、前記出力ノードの電圧を第1電源電圧にする
手段であって、前記入力ノードに連結されたベースを備
えたバイポーラトランジスタを有する第1手段と、 前記出力ノードの電圧が、前記第2電源電圧よりも高
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第2電源電
圧にする手段であって、ベースを備えたバイポーラトラ
ンジスタを有する第2手段と、 前記出力ノードの電圧が、前記第2電源電圧よりも低
く、かつ前記入力ノードの電圧が、前記出力ノードの電
圧よりも低いとき、前記出力ノードの電圧を第3電源電
圧にする手段であって、前記入力ノードに連結されたベ
ースと、前記第2手段の前記バイポーラトランジスタの
前記ベースに連結されたコレクタとを備えたバイポーラ
トランジスタと、該バイポーラトランジスタの前記コレ
クタと前記第3電源電圧との間に連結された抵抗要素と
を有する第3手段と、 前記第1電源電圧と、前記第3電源電圧とに連結され、
かつ前記入力端子の入力電圧をバッファする手段と、 前記入力ノードにバッファされた出力信号を供給する手
段とを有し、 前記第1電源電圧が、前記第2電源電圧よりも高く、前
記第3電源電圧が、前記第2電源電圧よりも低く、 前記第3電源電圧が、チャージポンプ回路によって発生
させられることを特徴とする駆動回路。 - 【請求項13】 入力端子を備えたトランジスタの駆
動方法であって、 入力ノードの電圧が、前記入力端子の電圧よりも高いと
き、前記トランジスタの前記入力端子と、第1電源電圧
との間に電流を導通させるべく、第1導通手段を使用す
る過程と、 前記入力ノードの電圧が、前記入力端子の電圧よりも低
く、かつ前記入力端子の電圧が、第2電源電圧よりも高
いとき、前記トランジスタの前記入力端子と、前記第2
電源電圧との間に電流を導通させるべく、第2導通手段
を使用する過程と、 前記入力ノードの電圧が、前記入力端子の電圧よりも低
く、かつ前記入力端子の電圧が、第2電源電圧よりも低
いとき、前記トランジスタの前記入力端子と、第3電源
電圧との間に電流を導通させるべく、第3導通手段を使
用する過程とを有することを特徴とする駆動方法。 - 【請求項14】 前記トランジスタが、ゲートを備え
た絶縁ゲート型バイポーラトランジスタからなり、 前記入力端子が前記ゲートに連結されていることを特徴
とする請求項13に記載の方法。 - 【請求項15】 前記第3導通手段が、ある抵抗値を
備えた抵抗要素を有し、 前記第3電源電圧からの最大の電流を制限するべく、前
記抵抗の前記抵抗値を選択する過程を有することを特徴
とする請求項13に記載の方法。 - 【請求項16】 前記第2導通手段と前記第3導通手
段の両方が電流を導通させているときに、前記第1導通
手段が概ね電流を導通させないように、前記第1導通手
段を使用する前記過程と、前記第2導通手段を使用する
前記過程と、前記第3導通手段を使用する前記過程と
が、実施されることを特徴とする請求項13に記載の方
法。 - 【請求項17】 前記入力ノードを駆動するべく、イ
ンバータを使用する過程を更に有し、 前記入力ノードの電圧が、概ね前記第1電源電圧と前記
第3電源電圧との間を振動するように、前記インバータ
が前記第1電源電圧と前記第3電源電圧とに連結されて
いることを特徴とする請求項13に記載の方法。 - 【請求項18】 前記インバータが、ある抵抗値を有
する導通抵抗を備えたNチャネル電界効果トランジスタ
を有し、 前記第3電源電圧からの最大の電流を制限するべく、前
記インバータの前記Nチャネル電界効果トランジスタの
前記導通抵抗の前記抵抗値を選択する過程を更に有する
ことを特徴とする請求項17に記載の方法。 - 【請求項19】 入力ノードと、出力ノードとを備え
た駆動回路であって、 前記出力ノードに連結された第1端子と、第1電源電圧
に連結された第2端子と、前記入力ノードに連結された
制御端子とを備えた第1トランジスタと、 第2電源電圧に連結された第1端子と、前記出力ノード
に連結された第2端子と、中間ノードに連結された制御
端子とを備えた第2トランジスタと、 前記出力ノードに連結された第1端子と、前記中間ノー
ドに連結された第2端子と、前記入力ノードに連結され
た制御端子とを備えた第3トランジスタと、 前記中間ノードと第3電源電圧との間に連結された抵抗
要素とを有することを特徴とする駆動回路。 - 【請求項20】 前記第1電源電圧が、前記第2電源
電圧よりも高く、 前記第3電源電圧が、前記第2電源電圧よりも低いこと
を特徴とする請求項19に記載の駆動回路。 - 【請求項21】 前記第1電源電圧が、前記第2電源
電圧よりも低く、 前記第3電源電圧が、前記第2電源電圧よりも高いこと
を特徴とする請求項19に記載の駆動回路。 - 【請求項22】 前記第1、第2及び第3トランジス
タの前記第1端子が、エミッタ端子からなり、前記第
1、第2及び第3トランジスタの前記制御端子が、ベー
ス端子からなることを特徴とする請求項19に記載の駆
動回路。 - 【請求項23】 インバータ入力ノードと、 前記第3トランジスタの前記制御端子に連結されたイン
バータ出力ノードとを備え、 前記第1電源電圧と前記第3電源電圧とに連結されたイ
ンバータを更に有することを特徴とする請求項19に記
載の駆動回路。 - 【請求項24】 前記インバータが、 前記第3電源電圧と、前記第3トランジスタの前記制御
端子との間に連結された抵抗要素を有することを特徴と
する請求項23に記載の駆動回路。 - 【請求項25】 前記抵抗要素が、抵抗接続されたト
ランジスタからなることを特徴とする請求項24に記載
の駆動回路。 - 【請求項26】 前記出力ノードに連結されたゲート
を備えた絶縁ゲート型バイポーラトランジスタを更に有
することを特徴とする請求項23に記載の駆動回路。 - 【請求項27】 単一の集積回路チップで実現される
ことを特徴とする請求項1に記載の駆動回路。 - 【請求項28】 単一の集積回路チップで実現される
ことを特徴とする請求項11に記載の駆動回路。 - 【請求項29】 単一の集積回路チップで実現される
ことを特徴とする請求項12に記載の駆動回路。 - 【請求項30】 前記第3電源電圧を発生するチャー
ジポンプ回路を更に有することを特徴とする請求項19
に記載の駆動回路。 - 【請求項31】 単一の集積回路チップで実現される
ことを特徴とする請求項30に記載の駆動回路。 - 【請求項32】 単一の集積回路チップで実現される
ことを特徴とする請求項19に記載の駆動回路。
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