JPS63198110A - System for controlling working speed of electronic equipment - Google Patents
System for controlling working speed of electronic equipmentInfo
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- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 30
- 230000007423 decrease Effects 0.000 description 10
- 238000011084 recovery Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子機器の動作速度制御方式に関し、さらに
詳しくは、たとえば小形コンピュータなどの電子機器に
おいて電源電圧が低下するなどしてその動作速度を制御
する必要がある場合などに好適に用いられる電子機器の
動作速度制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a method for controlling the operating speed of electronic equipment, and more specifically, for example, a method for controlling the operating speed of electronic equipment such as a small computer by reducing the power supply voltage. The present invention relates to an operating speed control method for electronic equipment that is suitably used when it is necessary to do so.
従来技術
小形コンピュータなどの電子機器を構成する回路素子に
は、たとえばＭ ＯＳ （Ｍ ｅｔａｌ Ｏｗｉｄ
ｅＳ ｅｍｉｅｏｎｄｕｃｔｏｒ）形ＬＳＩなどが用い
られる。一般に、ＭＯ８形ＬＳＩなどによって実現され
る回路素子は供給電圧と動作電圧とが比例関係にあり、
これら回路素子への供給電圧が低下すると、正常な速度
で動作しないものがある。たとえば小形コンピュータの
電源電圧が低下して一定レベル未満になると、小形コン
ピュータを構成する複数の回路素子のうち、動作速度が
低下するものがある。BACKGROUND ART Circuit elements constituting electronic devices such as small computers include, for example, MOS (M etal Owid
eS emieonductor) type LSI, etc. are used. Generally, the supply voltage and operating voltage of circuit elements realized by MO8 type LSI etc. are in a proportional relationship.
When the supply voltage to these circuit elements decreases, some of them may not operate at normal speeds. For example, when the power supply voltage of a small computer decreases below a certain level, the operating speed of some of the plurality of circuit elements making up the small computer decreases.
発明が解決すべき問題烹
したがって、たとえば正常な動作速度を有する中央制御
部などの回路素子から動作速度が低下した回路素子に対
してアクセスすると、これら２つの回路素子の動作速度
が一致しないのでアクセス動作が安定した状態で実現さ
れない。このようにして小形コンピュータなどの電子機
器においで、電源電圧が一定レベル未満になると、シス
テム全体を安定して動作させることができない。Problems to be Solved by the Invention Therefore, for example, when a circuit element such as a central control unit having a normal operating speed accesses a circuit element whose operating speed has decreased, the operating speeds of these two circuit elements do not match, and the access is interrupted. Operation is not achieved in a stable state. In this way, in electronic devices such as small computers, if the power supply voltage falls below a certain level, the entire system cannot operate stably.
本発明の目的は、前述の問題点を解決して、供給電圧が
低下してもシステム全体を安定に動作させることがで居
る電子機器の動作速度制御方式を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for controlling the operating speed of an electronic device, which solves the above-mentioned problems and allows the entire system to operate stably even when the supply voltage decreases.
問題点を解決するための手段
本発明は、電源部によって電力付勢され、回路素子と回
路素子の動作を制御する制御部とを含む電子機器におい
て、
上記電源部の電圧レベルを検出するレベル検出手段と、
制御部が上記回路素子−二対して選択信号を出力して、
これを選択する選択信号発生手段と、レベル検出手段に
よって検出された電圧レベルが一定レベル未満になり、
かつ制御部が選択された回路素子に対してアクセスする
際に、制御部に対して予め定められた期間その動作を停
止させる遅延信号を出力する遅延信号出力手段とを含み
、制御部が上記選択された回路素子をアクセスするｌ二
あたって前記動作停止′１ＡＩＪｌによって規定される
動作速度で行なうようにしたことを特徴とする電子は器
の動作速度制御方式である。Means for Solving the Problems The present invention provides an electronic device that is energized by a power supply unit and includes a circuit element and a control unit that controls the operation of the circuit element. means, a control section outputting a selection signal to the circuit element-2;
When the voltage level detected by the selection signal generation means for selecting this and the level detection means becomes less than a certain level,
and a delay signal output means for outputting a delay signal to the control section to stop its operation for a predetermined period when the control section accesses the selected circuit element, This electronic device operating speed control system is characterized in that accessing the circuit elements that have been accessed is performed at an operating speed defined by the operation stop '1AIJl.
作 用
本発明に従う電子８！器の動作速度制御力式においては
、レベル検出手段によって電源部の電圧レベルが常時検
出され、この電圧レベルが一定レベル未満になっｒここ
とが検出されると、制御部が選択信号発生部を介して選
択した回路素子に対してアクセスする際に、遅延信号出
力手段によって制御部に対して予め定められた期間その
動作を停止させる遅延信号を出力するようにした。これ
によって、制御部が上記選択された回路素子をアクセス
するにあたって、前記動作停止期間によって規定される
動作速度でアクセス動作が実現される。また本発明に従
えば、電圧レベル低下時に、選択された回路素子にアク
セスするときのみ制御部におけるアクセスに関連する動
作に対して遅延をかけるようにしたので、これ以外のと
きには制御部を正常に作動させることができる。Operation Electron according to the present invention 8! In the operating speed control system, the level detection means constantly detects the voltage level of the power supply section, and when it is detected that this voltage level is below a certain level, the control section activates the selection signal generation section. When accessing the circuit element selected through the control unit, the delay signal output means outputs a delay signal to the control unit to stop its operation for a predetermined period of time. Thereby, when the control section accesses the selected circuit element, the access operation is realized at the operating speed defined by the operation stop period. Furthermore, according to the present invention, when the voltage level drops, the access-related operation in the control section is delayed only when accessing a selected circuit element, so that the control section is not operated normally at other times. can be activated.
実施例
第１図は、本発明の一実施例である小形コンピュータ１
の電気的構成を示すブロック図である。小形コンピュー
タ１は中央制御＄２、電源回路３、たとえば液晶表示素
子などによって実現される表示部４およびキーボード５
などを含み、表示部４およびキーボード５はそれぞれ表
示用バッファ６および入出力回路７を介して中央制御部
２に接続されるシステムバスノ１に接続される。また、
このシステムバスノ１には中央制御部２の動作を制御す
るプログラムが格納される固定メモリ８、操作者が作成
したプログラムなどが記憶される随時メモリ９および後
述される機能を有する選択信号発生部１０などが接続さ
れる。これら中央制御部２、表示部４およびキーボード
５などはすべて電源回路３に接続される電源ラインノ２
によって電力付勢される。Embodiment FIG. 1 shows a small computer 1 which is an embodiment of the present invention.
FIG. 2 is a block diagram showing the electrical configuration of FIG. The small computer 1 includes a central control unit 2, a power supply circuit 3, a display unit 4 realized by, for example, a liquid crystal display element, and a keyboard 5.
A display section 4 and a keyboard 5 are connected to a system bus 1 which is connected to a central control section 2 via a display buffer 6 and an input/output circuit 7, respectively. Also,
The system bus controller 1 includes a fixed memory 8 in which a program for controlling the operation of the central control unit 2 is stored, an occasional memory 9 in which programs created by the operator are stored, and a selection signal generator having functions to be described later. 10 etc. are connected. These central control unit 2, display unit 4, keyboard 5, etc. are all connected to the power supply line 2 connected to the power supply circuit 3.
Powered by.
また、この小形コンビよ−タ１には、たとえば１チツプ
マイクロコンピユータなどによって実現される処理部１
２が配設されており、この処理部１２は定電圧発生部１
３を介して電源回路３に接続される電源ラインノ４によ
って電力付勢され、電源回路３の電源電圧が２つの抵抗
Ｒ１，Ｒ２によって分圧された電圧レベルを出力する電
源電圧検出ライン！５に接続される。この処理部１２は
制御回路、固定メモリ、随時メモリおよびＩ１０ボート
などを含み、上記電源電圧検出ラインノ５の電圧レベル
をアナログ／デジタル変換する機能を有する。The small combination computer 1 also includes a processing section 1 realized by, for example, a one-chip microcomputer.
2 is provided, and this processing section 12 is connected to the constant voltage generating section 1.
A power supply voltage detection line that is energized by a power supply line 4 connected to the power supply circuit 3 through 3 and outputs a voltage level obtained by dividing the power supply voltage of the power supply circuit 3 by two resistors R1 and R2. Connected to 5. This processing section 12 includes a control circuit, a fixed memory, an occasional memory, an I10 port, etc., and has a function of converting the voltage level of the power supply voltage detection line 5 from analog to digital.
また、定電圧発生部１３の出力は？ｔｉ源回路３の電源
電圧が変動しても一定レベルであるが、？６．源電圧検
出ライン！５の電圧レベルは電源回路３の電源電圧の変
動に比例する。したがって、電源電圧検出ライン！５の
電圧レベルをアナログ／デノタル変換することによって
電源回路３の電圧レベルを検出することができる。また
処理部１２には他の回路を電力付勢するために電源回路
３からの電源ライン！３が接続される。Also, what is the output of the constant voltage generator 13? Even if the power supply voltage of the ti source circuit 3 fluctuates, it remains at a constant level, but? 6. Source voltage detection line! The voltage level 5 is proportional to fluctuations in the power supply voltage of the power supply circuit 3. Therefore, the power supply voltage detection line! The voltage level of the power supply circuit 3 can be detected by analog/digital conversion of the voltage level of the power supply circuit 3. Also, a power line from the power supply circuit 3 is connected to the processing unit 12 in order to energize other circuits! 3 is connected.
選択信号発生部１０は中央制御部２と処理部１２とのイ
ンタ７エイスとしての機能を有し、中央制御部２が表示
用バッファ６、入出力回路７、固定メモリ８、随時メモ
リ９および選択信号発生部１０の内部回路素子のうちの
どれかを選択してアクセスする際に、アクセスすべき回
路素子に対して選択信号が出力される。また、中央制御
部２が上記処理部１２に対してコマンド要求を行なう際
には、選択信号発生部１０から処理部１２に対してＨレ
ベルの割込み信号■２が割込みラインノロを介して出力
される。これによって処理部１２には割込みがかけられ
、選択信号発生部１０から中央制御部２からのコマンド
が伝送ライン！７を介して処理部１２に入力される。The selection signal generation section 10 has a function as an interface between the central control section 2 and the processing section 12, and the central control section 2 is connected to the display buffer 6, the input/output circuit 7, the fixed memory 8, the occasional memory 9, and the selection signal generation section 10. When selecting and accessing any of the internal circuit elements of the signal generating section 10, a selection signal is output to the circuit element to be accessed. Furthermore, when the central control section 2 issues a command request to the processing section 12, the selection signal generation section 10 outputs an H-level interrupt signal 2 to the processing section 12 via the interrupt line noro. . As a result, an interrupt is applied to the processing section 12, and a command from the central control section 2 is sent from the selection signal generating section 10 to the transmission line! The signal is input to the processing unit 12 via 7.
上記コマンドを受取った処理部１２はコマンドを受信し
た旨を知らせるＨレベルのコマンド受信信号ＣＭをコマ
ンド受信ライン！８を介して選択信号発生部１０に与え
、中央制御部２はこれを読取ることにより処理部１２に
対してコマンドが伝送されたことが確認できる。Upon receiving the above command, the processing unit 12 sends an H-level command reception signal CM to the command reception line to notify that the command has been received. 8 to the selection signal generating section 10, and by reading this, the central control section 2 can confirm that the command has been transmitted to the processing section 12.
また上記コマンドを受信した処理部１２はこのコマンド
に基づ（処理を実行してこの処理が終了すると、これを
中央制御部２に知らせるために、上記コマンド受信信号
ＣＭをＬレベルにする。さらに処理部１２は上記コマン
ドによって中央制御部２に対しで伝送すべきデータがあ
るときには、伝送ラインノ９を介しで伝送すべきデータ
を選択信号発生部１０に出力する。このようにして中央
制御部２はコマンド信号ＣＭによって処理部１２におけ
る上記コマンドの実行に関する情報を得ることができる
。Further, the processing unit 12 that has received the above command executes the process based on this command, and when the process is completed, sets the command reception signal CM to the L level in order to notify the central control unit 2 of this. When the processing section 12 has data to be transmitted to the central control section 2 according to the above command, it outputs the data to be transmitted to the selection signal generation section 10 via the transmission line 9. In this way, the central control section 2 can obtain information regarding the execution of the above command in the processing section 12 by the command signal CM.
すなわち、コマンド受信信号ＣＭがＬレベルからＨレベ
ルとなると、処理部１２がコマンドを受信したと判別さ
れ、ＨレベルからＬレベルになると、コマンド実行が終
了されたと判別される。また処理部１２から中央制御部
２に対して伝送すべきデータがあるときには、割込みラ
イン！１０を介してＨレベルの割込み信号■１が出力さ
れる。That is, when the command reception signal CM changes from the L level to the H level, it is determined that the processing unit 12 has received the command, and when the command reception signal CM changes from the H level to the L level, it is determined that the command execution has ended. Also, when there is data to be transmitted from the processing section 12 to the central control section 2, the interrupt line is sent! An interrupt signal (1) at H level is outputted via the signal line 10.
さらに選択信号発生部１０からは後述されるウェイト信
号Ｗがラインノ１１を介して中央制御部２に出力される
。Furthermore, a weight signal W, which will be described later, is outputted from the selection signal generating section 10 to the central control section 2 via a line 11.
次に電源回路３の電源電圧が低下して一定レベル未満に
なったときの動作について説明する。Next, the operation when the power supply voltage of the power supply circuit 3 decreases to below a certain level will be described.
処理部１２は中央制御部２からなんらかのコマンド要求
がない限り、電源電圧検出ラインノ５の電圧レベルをア
ナログ／デジタル変換を行なっている。そこで、電源回
路３の電源電圧が低下して電源電圧検出ライン！５の電
圧レベルが動作レベル上１未満になると、処理部１２は
中央制御部２に対して電源回路３の電源電圧が一定レベ
ル未満になったことを知らせるために、Ｈレベルの割込
み信号■１を出力して割込みをかける。The processing section 12 performs analog/digital conversion of the voltage level of the power supply voltage detection line 5 unless there is any command request from the central control section 2. Therefore, the power supply voltage of power supply circuit 3 decreases and the power supply voltage detection line! When the voltage level of the power supply circuit 3 becomes less than 1 on the operating level, the processing unit 12 sends an H-level interrupt signal 1 to notify the central control unit 2 that the power supply voltage of the power supply circuit 3 has become less than a certain level. Outputs and generates an interrupt.
これによって央制御部２は、処理部１２が割込みをかけ
た理由を尋ねる旨のコマンドを選択信号発生部１０を介
して処理部１２に出力する。このとき選択信号発生部１
０は、処理部１２に対して割込み信号■２を出力して割
込みをかけ、その後に、上記コマンドを伝送する。コマ
ンドを受信した処理部１２は、直ちに前記コマンド受信
信号ＣＭをＨレベルにしで、コマンドを受取ったことを
中央制御部２に知らせる。As a result, the central control section 2 outputs a command to the processing section 12 via the selection signal generation section 10 to inquire about the reason why the processing section 12 has issued the interrupt. At this time, selection signal generator 1
0 outputs an interrupt signal 2 to the processing unit 12 to cause an interrupt, and then transmits the above command. Upon receiving the command, the processing section 12 immediately sets the command reception signal CM to H level to notify the central control section 2 that the command has been received.
処理部１２は、中央制御部２からの上記コマンドが割込
みをかけた理由を尋ねていると解釈して、電源回路３の
電源電圧が一定レベル未満になった旨のデータを選択信
号発生部１０に出力する。同時に、前記コマンド受信信
号ＣＭをＬレベルにして、上記コマンドの実行を終了し
たことを中央制御部２に知らせる。これによって中央制
御部２は処理部１２がコマンド実行を終了したと判断し
、選択信号発生部１０を介して前記処理部１２から出力
されたデータを読取る。このようにして中央制御部２は
電源回路３の電源電圧が一定レベル未満になると、選択
信号発生部１０および処理部１２を介してこれを認知す
ることができる。The processing unit 12 interprets the above command from the central control unit 2 as asking for the reason for the interrupt, and sends data indicating that the power supply voltage of the power supply circuit 3 has fallen below a certain level to the selection signal generation unit 10. Output to. At the same time, the command reception signal CM is set to L level to notify the central control unit 2 that execution of the command has been completed. As a result, the central control section 2 determines that the processing section 12 has finished executing the command, and reads the data output from the processing section 12 via the selection signal generation section 10. In this way, the central control section 2 can recognize via the selection signal generation section 10 and the processing section 12 when the power supply voltage of the power supply circuit 3 becomes less than a certain level.
第２図は、選択信号発生部１０の一定の電気的構成を示
すブロック図である。選択信号発生ｆｆ！Ｓ１０は各回
路素子に対して選択信号を発生する選択信号発生回路１
５、たとえば単安定マルチバイブレータなどによりて実
現されるタイミングパルス発生回路１６．７リツプ７０
ツブ１７およびＡＮＤ回路１８などを含み、上記選択信
号発生回路１５および７す７ブ７０ツブ１７はそれぞれ
前記システムパスＪ！１を介して中央制御部２に接続さ
れる。FIG. 2 is a block diagram showing a certain electrical configuration of the selection signal generator 10. As shown in FIG. Selection signal generation ff! S10 is a selection signal generation circuit 1 that generates selection signals for each circuit element.
5. Timing pulse generation circuit realized by, for example, a monostable multivibrator 16.7 Lip 70
The selection signal generation circuit 15 and the selection signal generation circuit 17 each include a knob 17 and an AND circuit 18, and the selection signal generation circuit 15 and the selection signal generation circuit 17 are connected to the system path J! 1 to a central control unit 2.
またタイミングパルス発生回路１６には中央制御部２の
基準クロック信号ＣＫが入力される。選択信号発生回路
１５からは、中央制御部２が表示用メモリ６あるいは入
出力回路７などの回路素子に対してアクセスする際に、
タイミングパルス発生回路１６に対してＨレベルの制御
信号Ｐ１がライン１２を介して出力される。このタイミ
ングパルス発生回路１６および７リツプ７０ツブ１７の
出力はともにＡＮＤ回路１８に入力され、このＡＮＤ回
路１８からは後述されるウェイト信号Ｗが出力される。Further, a reference clock signal CK from the central control section 2 is inputted to the timing pulse generation circuit 16 . From the selection signal generation circuit 15, when the central control unit 2 accesses a circuit element such as the display memory 6 or the input/output circuit 7,
An H level control signal P1 is output to the timing pulse generation circuit 16 via the line 12. The outputs of the timing pulse generation circuit 16 and the 7-lip 70-tube 17 are both input to an AND circuit 18, which outputs a weight signal W to be described later.
第３図は、電源回路３の電源電圧が一定レベル未満にな
ったときの選択信号発生部１０の動作を説明するための
タイミングチャートである。以下、第１図〜第３図を参
照して、電源電圧が一定レベル未満になったときに、選
択信号発生部１０から出力されるウェイト信号Ｗｌ：ｒ
５！！連する動作について説明する。FIG. 3 is a timing chart for explaining the operation of the selection signal generating section 10 when the power supply voltage of the power supply circuit 3 becomes less than a certain level. Hereinafter, with reference to FIGS. 1 to 3, the wait signal Wl:r output from the selection signal generator 10 when the power supply voltage falls below a certain level.
5! ! The related operations will be explained.
小形コンピュータ１が正常なレベルの電源電圧によって
電力付勢されて作動している状態において、たとえば時
刻ｔｏ においで電源電圧が低下して一定レベル未満
になると、中央制御部２がら７リツプ７０ツブ１７に対
してＨレベルの制御信号Ｐ２が出力される。これによっ
て７リツプ７０ツブ１７の出力Ｆは、第３図（１）図示
のようにＨレベルとなり、これがＡＮＤ回路１８の一方
端子に入力される。When the small computer 1 is powered and operated by the power supply voltage at a normal level, if the power supply voltage decreases to below a certain level at time to, for example, the central control unit 2 sends the 7 lip 70 knob 17. A control signal P2 of H level is outputted to the control signal P2. As a result, the output F of the 7-lip 70-tube 17 becomes H level as shown in FIG. 3(1), and is input to one terminal of the AND circuit 18.
時刻ｔ１ において、中央制御部２が表示用バッフ７
６、入出力回路７、固定メモリ８、随時メモリ９および
選択信号発生部１０の内部回路のいずれかの回路素子に
対しでアクセスすると、選択信号発生回路１５からアク
セスすべき回路素子に討して選択信号が出力されるとと
もに、タイミングパルス発生回路１６に対して出力され
る制御信号Ｐ１がＨレベルとなる（同図（２）参照）。At time t1, the central control unit 2 sets the display buffer 7
6. When any circuit element of the input/output circuit 7, fixed memory 8, occasional memory 9, and internal circuit of the selection signal generation section 10 is accessed, the selection signal generation circuit 15 selects the circuit element to be accessed. At the same time as the selection signal is output, the control signal P1 output to the timing pulse generation circuit 16 becomes H level (see (2) in the figure).
タイミングパルス発生回路１６の入力端子ＳにＨレベル
の制御信号Ｐ１が入力されると、出力端子Ｑからの出力
Ｑは入力端子ＣＫに入力されるクロック信号ＣＫ（同図
（３）参照）の次の立上り（時刻ｔ２）でＨレベルとな
る（同図（４）参照）。When the H-level control signal P1 is input to the input terminal S of the timing pulse generation circuit 16, the output Q from the output terminal Q is next to the clock signal CK input to the input terminal CK (see (3) in the same figure). At the rising edge of (time t2), it becomes H level (see (4) in the figure).
上記出力Ｑは、タイミングパルス発生回路１６内で予め
設定された時定数によって決定される立上り期間ＴＷに
おいてＨレベルを保持し、たとえば時刻ｔ４ でＬレ
ベルとなる。このようにしで得られた出力Ｑは前述した
７リツプ７０ツブ１７からの出力ＦとともにＡＮＤ回路
１８に与えられ、ＡＮＤ回路１８からは同図（５）図示
のようにウェイト信号Ｗ１が出力されてこれが中央制御
部２に与えられる。The output Q maintains an H level during a rising period TW determined by a time constant preset within the timing pulse generating circuit 16, and becomes an L level at time t4, for example. The output Q obtained in this way is given to the AND circuit 18 together with the output F from the 7-lip 70 tube 17 described above, and the AND circuit 18 outputs the weight signal W1 as shown in FIG. This is given to the central control unit 2.
次にウェイト信号Ｗによって制御される中央制御部２の
動作について説明する。Next, the operation of the central control section 2 controlled by the weight signal W will be explained.
時刻ｔ１ においては、中央制御部２から７クセスす
べき回路素子が選択信号の出力によって選択されたので
、アクセスされるべき回路素子では中央制御部２のアク
セスに対する準備動作が開始される。一方、中央制御部
２は、上記制御信号Ｐ１がＨレベルとなるアクセス制御
期間ＡＣにおいて、クロック信号の立下り毎にウェイト
信号Ｗの判別を行なう。すなわち、ウェイト信号ＷがＨ
レベルであるならば、中央制御部２はアクセス動作が一
時停止され、Ｌレベルならばアクセス動作が開始される
。たとえば時刻Ｌ１ から次のクロック信号立下り時
刻Ｅ３ においてはウェイト信号Ｗ１はＩ］レベルな
ので、中央制御部２のアクセス動作は一時停止される。At time t1, the circuit element to be accessed by the central control unit 2 has been selected by the output of the selection signal, so the preparation operation for the access by the central control unit 2 is started in the circuit element to be accessed. On the other hand, the central control unit 2 determines the wait signal W at each falling edge of the clock signal during the access control period AC in which the control signal P1 is at H level. That is, the weight signal W is H
If it is at L level, the access operation of the central control unit 2 is temporarily stopped, and if it is at L level, the access operation is started. For example, at the next clock signal fall time E3 from time L1, the wait signal W1 is at the I] level, so the access operation of the central control unit 2 is temporarily stopped.
次に、クロック信号の立下り時刻し５ においては、ウ
ェイト信号Ｗ１はＬレベルであるので、中央制御部２の
アクセス動作が開始される。これ以降、たとえば時刻ｔ
６ において所望のアクセス動作が終了すると、選択
信号発生回路１５からの制御信号Ｐ１はＬレベルとなる
。また、さらに時刻ｔ７においで、再び中央制御部２が
所望の回路素子に対してアクセスすると、上記選択信号
発生回路１５からの制御信号Ｐ１が再びＨレベルとなり
、前述したような動作の後にウェイト信号Ｗ２が出力さ
れる。Next, at the fall time 5 of the clock signal, the wait signal W1 is at the L level, so the access operation of the central control unit 2 is started. After this, for example, time t
When the desired access operation is completed at step 6, the control signal P1 from the selection signal generation circuit 15 becomes L level. Furthermore, at time t7, when the central control unit 2 accesses the desired circuit element again, the control signal P1 from the selection signal generation circuit 15 becomes H level again, and after the above-described operation, the wait signal is generated. W2 is output.
このようにして電源電圧が一定レベル未満になると、中
央制御部２が任意の回路素子に対してアクセスするたび
毎に予め定められた期間ＴＷの間Ｈレベルとなるウェイ
ト信号Ｗが中央制御部２に与えられ、これによって中央
制御部２は、アクセス動作に関して上記ウェイト信号Ｗ
の立上り期間ＴＷに対応した期間だけ、遅延をかけられ
ることになる。なお中央制御部２は、電源電圧が一定レ
ベル未満になっても正常に作動するものとする。In this way, when the power supply voltage becomes less than a certain level, the wait signal W which becomes H level for a predetermined period TW every time the central control unit 2 accesses any circuit element is transmitted to the central control unit 2. The central control unit 2 is given the above-mentioned wait signal W regarding the access operation.
A delay is applied for a period corresponding to the rising period TW of . It is assumed that the central control unit 2 operates normally even if the power supply voltage falls below a certain level.
一方、電源電圧が低下すると、中央制御部２によってア
クセスされる回路素子はその動作速度が低下する。した
がって、中央制御部２が任意の回路素子にアクセスする
際に、上記ウェイト信号Ｗによって中央制御部２のアク
セスに関する動作速度を希望する程度に低下させると、
安定したアクセス動作が実現される。また、このように
アクセス動作に遅延をかけられる中央制御部２において
は、中央制御部２内のたとえばレジスタなどの他の回路
構成の動作速度は落とさずに正常に作動させることがで
きる。On the other hand, when the power supply voltage decreases, the operating speed of the circuit elements accessed by the central control unit 2 decreases. Therefore, when the central control unit 2 accesses an arbitrary circuit element, if the wait signal W reduces the access operation speed of the central control unit 2 to a desired degree,
Stable access operation is realized. Further, in the central control unit 2 in which the access operation can be delayed in this manner, other circuit components such as registers in the central control unit 2 can be operated normally without reducing the operating speed.
次に電源電圧が正常なレベルに戻った場合の動作につい
て説明する。Next, the operation when the power supply voltage returns to a normal level will be explained.
電源電圧検出ラインノ５の電圧レベルが動作レベル５１
未満にある状態から上記動作レベルＬ１より高く設定さ
れた復帰レベルＬ２に復帰すると、処理部１２がこれを
検知し、中央制御部２は前述した動作と同様な動作を行
なって電源電圧が正常な状態に復帰したことを認知する
。そこで中央制御部２は選択信号発生部１０を制御して
ウェイト信号Ｗの出力を停止させる。このようにして電
源電圧が正常なレベルに戻った場合には、中央制御部２
は正常に動作する。The voltage level of power supply voltage detection line No. 5 is operating level 51.
When the power supply voltage returns to the return level L2, which is set higher than the operating level L1, the processing unit 12 detects this, and the central control unit 2 performs the same operation as described above to ensure that the power supply voltage returns to normal. Recognize that the condition has returned. Therefore, the central control section 2 controls the selection signal generation section 10 to stop outputting the wait signal W. When the power supply voltage returns to a normal level in this way, the central control unit 2
works fine.
なお、上記復帰レベルＬ２を動作レベルＬ１よりも高く
設定するのは以下の理由による。すなわち、たとえば電
源電圧検出ライン！５の電圧レベルが復帰レベル５２以
上の正常なレベルから動作レベル５１未満に低下したと
きには、処理部１２は復帰レベルＬ２を検知した後に動
作レベルＬ１を検知することになり、これによって電源
電圧が低下したことを認知することが可能となる。一方
、上記電圧レベルが動作レベル５１未満の状態から復帰
レベル５２以上の正常な状態に復帰したときには、処理
部１２は動作レベルＬ１を検知した後に復帰レベルＬ２
を検知することになり、これによって処理部１２は電ｒ
Ｊ、電圧が正常な状態に復帰したことを認知することが
できる。このようにして動作レベルＬ１よりも高い復帰
レベルＬ２を設定することによって、処理部１２が電ｉ
８！電圧の変化を迷うことなく読取ることができからで
ある。The reason why the recovery level L2 is set higher than the operation level L1 is as follows. That is, for example, the power supply voltage detection line! When the voltage level of No. 5 falls from a normal level equal to or higher than the recovery level 52 to less than the operation level 51, the processing section 12 detects the operation level L1 after detecting the recovery level L2, which causes the power supply voltage to drop. It becomes possible to recognize what has been done. On the other hand, when the voltage level returns from a state below the operation level 51 to a normal state at the return level 52 or higher, the processing section 12 detects the operation level L1 and then returns to the return level L2.
As a result, the processing section 12
J. It is possible to recognize that the voltage has returned to a normal state. By setting the recovery level L2 higher than the operation level L1 in this way, the processing section 12
8! This is because changes in voltage can be read without hesitation.
また、この小形コンビよ−タ１の電源投入時には、中央
制御部２は選択信号発生部１０を制御してウェイト信号
Ｗが出力可能な状態にする。この後に、中央制御部２は
、処理部１２に対して電源電圧検出ライン！５の電圧レ
ベルを尋ねるコマンドを出力し、このコマンドを受けた
処理部１２は現在保持している電圧レベルに関する情報
を中央制御部２に与える。Further, when the power of the small combination starter 1 is turned on, the central control section 2 controls the selection signal generation section 10 to make it possible to output the wait signal W. After this, the central control unit 2 sends the processing unit 12 to the power supply voltage detection line! Upon receiving this command, the processing unit 12 outputs a command asking about the voltage level of No. 5, and provides information regarding the currently held voltage level to the central control unit 2.
これによって、中央制御部２は上記電圧レベルに関して
以下のような判断を行なう。すなわち上記電圧レベルが
復帰レベル５２以上にあるときには正常なレベルと判断
し、復帰レベル上２未満にあるときはすべて動作レベル
５１未満であると判断し、これ以降電源電圧に変動がな
い限り、この情報が初期条件としで保持される。これに
よって、たとえば正常であると判断されると、中央制御
部２は選択信号発生部１０を制御してウェイト信号Ｗの
出力を禁止し、動作レベル５１未満であると判断される
と、前述したウェイト信号Ｗが出力可能な状態にする。As a result, the central control unit 2 makes the following judgment regarding the voltage level. In other words, when the voltage level is above the recovery level 52, it is judged as a normal level, and when it is less than 2 above the recovery level, it is judged to be below the operating level 51. Information is held as an initial condition. As a result, if it is determined to be normal, for example, the central control section 2 controls the selection signal generation section 10 to prohibit the output of the wait signal W, and if it is determined that the operation level is below 51, as described above. The wait signal W is enabled to be output.
このようにして、電源投入時におけるウェイト信号Ｗの
出力に関する判断基準を復帰レベルＬ２に設定したのは
、以下の理由による。すなわち、たとえば電源投入時に
おける電源電圧検出ライン！５の電圧レベルが動作レベ
ルＬ１と復帰レベルＬ２との間にあり、その後なんらか
の方法によって復帰レベル５２以上になったとすると、
中央制８１９２は動作レベルＬ１を検出した後に復帰レ
ベルＬ２を検出することにな°す、これによってウェイ
ト信号Ｗの出力を禁止することができるが、仮にＭｌ源
投入時における上記設定条件を付加しなければ、このよ
うな場合には正常なレベルに復帰したにも拘わらず、ウ
ェイト信号Ｗが出力可能な状態が保持され続けることに
なるからである。The reason why the criterion for the output of the wait signal W upon power-on is set at the return level L2 is as follows. That is, for example, the power supply voltage detection line at power-on! Suppose that the voltage level of 5 is between the operating level L1 and the recovery level L2, and then becomes the recovery level 52 or higher by some method.
The central controller 8192 detects the return level L2 after detecting the operating level L1.This allows the output of the wait signal W to be prohibited, but if the above setting conditions are added when the Ml source is turned on. Otherwise, in such a case, the state in which the wait signal W can be output will continue to be maintained even though the normal level has been restored.
なお上記中央制御部２には正常に動作する電圧レベルに
一定の許容範囲を持たせてあり、電源電圧が上記動作レ
ベルＬ１に対応するレベル以下に低下しても正常に動作
するものとする。It is assumed that the central control unit 2 has a certain tolerance range for the voltage level at which it operates normally, and operates normally even if the power supply voltage drops below the level corresponding to the operating level L1.
このようにして本実施例に従う小形コンピュータ１にお
いては、？ｌＬ源電圧電圧下して一定レベル未満になる
と、これを自動的に検知して中央制御部２が固定メモリ
８および随時メモリ９などの回路素子をアクセスする際
に、そのアクセスする動作に遅延をかけてシステム全体
を安定に動作させることができる。In this way, in the small computer 1 according to this embodiment, ? When the lL source voltage drops below a certain level, this is automatically detected and when the central control unit 2 accesses circuit elements such as the fixed memory 8 and the occasional memory 9, it delays the access operation. This allows the entire system to operate stably.
なお、本実施例においては、電源電圧が一定レベル未満
になったときに、中央制御部２が表示用バッフ７６、入
出力装置７、固定メモリ８、随時メモリ９および選択信
号発生部１０の内部回路のうちのいずれかの回路素子を
アクセスする際にそのアクセス動作に遅延をかけるよう
にしたが、アクセスする際に遅延をかけるべき対象を上
記５つの回路素子に限らず、たとえばそのうちの一定の
みに遅延をかけるようにしてもよく、上記回路素子以外
の他の回路素子に対して遅延をかけるようにしでもよい
。また遅延期間を各回路素子ごとに個別的に設定するよ
うにしてもよい。In this embodiment, when the power supply voltage falls below a certain level, the central control unit 2 controls the display buffer 76, input/output device 7, fixed memory 8, occasional memory 9, and selection signal generation unit 10. When accessing any circuit element in the circuit, a delay is applied to the access operation, but the target to which the access operation should be delayed is not limited to the above five circuit elements, but for example, it is possible to apply a delay to only a certain number of them. Alternatively, a delay may be applied to other circuit elements other than the above-mentioned circuit elements. Further, the delay period may be set individually for each circuit element.
効 果
以上のように本発明に従う電子機器の動作速度制御方式
においては、電源部の電源電圧が一定レベル以下になり
、かつ、制御部が選択信号発生部を介して選択した回路
素子に対してアクセスするにあたって、遅延信号が有す
る動作停止期間によって規定される動作速度でアクセス
動作を実行するようにしたので、上記電圧レベルの低下
に伴う各回路素子間のアクセス動作速度の不一致による
不安定なアクセス動作状態を除去することができる。Effects As described above, in the operating speed control method of an electronic device according to the present invention, when the power supply voltage of the power supply section is below a certain level, and when the control section selects a selected circuit element via the selection signal generation section, When accessing, the access operation is executed at the operation speed specified by the operation stop period of the delay signal, so that unstable access due to the mismatch in access operation speed between each circuit element due to the drop in the voltage level mentioned above is avoided. The operating state can be removed.
また、上記動作停止期間は任意に設定することができる
ので、上記電圧レベルが低下しても、所望の程度に安定
したアクセス動作を実現することが可能となる。さらに
本発明に従えば、電圧レベル低下時に選択された回路素
子に対してアクセスするときのみ、制御部におけるアク
セスに関連する動作に対して遅延をかけるようにしたの
で、これ以外のときには、制御部を正常に作動させるこ
とができる。したがって制御部の動作速度を低下させず
に前述した効果が得られるとともに、該電子８！器を低
消費電力で長時間使用することが可能となる。Further, since the operation stop period can be set arbitrarily, even if the voltage level decreases, it is possible to realize a desired stable access operation. Furthermore, according to the present invention, the operation related to access in the control unit is delayed only when accessing a selected circuit element when the voltage level drops, so that the control unit can operate normally. Therefore, the aforementioned effects can be obtained without reducing the operating speed of the control section, and the electronic 8! It becomes possible to use the device for a long time with low power consumption.
Ｐｔ５１図は本発明の一実施例である小形コンピュータ
１の電気的構成を示すブロック図、第２図は選択信号発
生部１０の電気的構成を示すブロック図、第３図は電源
電圧が低下して一定レベル以下になったときにおける選
択信号発生部１０の動作を説明するためのタイミングチ
ャートである。
１・・・小形コンピュータ、２・・・中央制御部、３・
・・電源回路、１０・・・選択信号発生部、１２・・・
処理部、１５・・・選択信号発生回路、１６・・・タイ
ミングパルス発生回路、１７・・・７リツプフロツプ、
１８・・・ＡＮＤ回路、ＡＣ・・・アクセス制御期間代
理人 弁理士 西教 圭一定
第２図Pt51 is a block diagram showing the electrical configuration of the small computer 1 which is an embodiment of the present invention, FIG. 2 is a block diagram showing the electrical configuration of the selection signal generating section 10, and FIG. 12 is a timing chart for explaining the operation of the selection signal generating section 10 when the voltage becomes below a certain level. 1...Small computer, 2...Central control unit, 3.
...Power supply circuit, 10...Selection signal generation section, 12...
Processing unit, 15... Selection signal generation circuit, 16... Timing pulse generation circuit, 17... 7 lip-flop,
18...AND circuit, AC...Access control period agent Patent attorney Keisuke Nishikyo Figure 2
Claims (1)
作を制御する制御部とを含む電子機器において、 上記電源部の電圧レベルを検出するレベル検出手段と、 制御部が上記回路素子に対して選択信号を出力して、こ
れを選択する選択信号発生手段と、レベル検出手段によ
って検出された電圧レベルが一定レベル未満になり、か
つ制御部が選択された回路素子に対してアクセスする際
に、制御部に対して予め定められた期間その動作を停止
させる遅延信号を出力する遅延信号出力手段とを含み、
制御部が上記選択された回路素子をアクセスするにあた
って前記動作停止期間によって規定される動作速度で行
なうようにしたことを特徴とする電子機器の動作速度制
御方式。[Claims] An electronic device powered by a power supply unit and including a circuit element and a control unit that controls the operation of the circuit element, comprising: level detection means for detecting a voltage level of the power supply unit; and a control unit. A selection signal generating means outputs a selection signal to the circuit element to select it, and a voltage level detected by the level detection means becomes less than a certain level, and the control unit outputs a selection signal to the selected circuit element. a delay signal output means for outputting a delay signal to the control unit to stop its operation for a predetermined period when accessing the control unit;
An operating speed control method for an electronic device, characterized in that a control section accesses the selected circuit element at an operating speed defined by the operation stop period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031957A JPS63198110A (en) | 1987-02-13 | 1987-02-13 | System for controlling working speed of electronic equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031957A JPS63198110A (en) | 1987-02-13 | 1987-02-13 | System for controlling working speed of electronic equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198110A true JPS63198110A (en) | 1988-08-16 |
Family
ID=12345438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031957A Pending JPS63198110A (en) | 1987-02-13 | 1987-02-13 | System for controlling working speed of electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198110A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204659A (en) * | 2007-02-16 | 2008-09-04 | Toshiba Elevator Co Ltd | Illumination device |
-
1987
- 1987-02-13 JP JP62031957A patent/JPS63198110A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204659A (en) * | 2007-02-16 | 2008-09-04 | Toshiba Elevator Co Ltd | Illumination device |
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