JP2647962B2 - Display control device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はCRTやプラズマディスプレイなどの表示装
置を制御するための表示制御装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device for controlling a display device such as a CRT or a plasma display.
第３図は従来の表示制御装置および周辺回路の構成を
示すブロック図である。表示制御装置１は、中央処理装
置（以下CPUとする）３やフレームメモリを構成するDRA
M4などから、表示装置２を制御するための信号および表
示データを与えられる。FIG. 3 is a block diagram showing a configuration of a conventional display control device and peripheral circuits. The display control device 1 includes a central processing unit (hereinafter referred to as a CPU) 3 and a DRA constituting a frame memory.
From M4 and the like, a signal for controlling the display device 2 and display data are given.
システムバス14を介してCPU3から入力された信号およ
びデータは、ｎ個のレジスタR1〜Rnに入力された後、制
御回路５に与えられる。またDRAM4から入力されたデー
タは、メモリ用制御回路６およびデータ・アドレスバス
15を介して制御回路５に与えられる。Signals and data input from the CPU 3 via the system bus 14 are input to the n registers R 1 to R n and then to the control circuit 5. The data input from the DRAM 4 is transferred to the memory control circuit 6 and the data address bus.
It is provided to the control circuit 5 via 15.
クロック入力端子16から入力された数MHzから数十MHz
程度の周波数のクロック信号はタイミング発生回路７内
の制御回路系タイミング発生回路８およびメモリ用制御
回路系タイミング発生回路９に与えられる。制御回路系
タイミング発生回路８は、このクロック信号を必要に応
じて分周し制御回路５に与える。また、メモリ用制御回
路系タイミング発生回路９は、このクロック信号を必要
に応じて分周しメモリ用制御回路６に与える。Several MHz to several tens of MHz input from clock input terminal 16
The clock signal having a frequency of the order is supplied to a control circuit timing generation circuit 8 and a memory control circuit timing generation circuit 9 in the timing generation circuit 7. The control circuit timing generation circuit 8 divides the frequency of the clock signal as necessary and supplies the frequency to the control circuit 5. Further, the memory control circuit timing generation circuit 9 divides the frequency of the clock signal as necessary and supplies the frequency to the memory control circuit 6.
次に動作について説明する。まず第１の動作として
は、CPU3からの制御命令および表示データがシステムバ
ス14を介し、さらに表示制御装置１内のレジスタR1〜Rn
を介して制御回路５に与えられる。制御回路５は制御回
路系タイミング発生回路８からのクロック信号によって
動作し、この表示データを表示装置２に与えて、所定の
文字や画像などを表示させる。Next, the operation will be described. First, as a first operation, a control command and display data from the CPU 3 are transmitted via the system bus 14 to the registers R 1 to R n in the display control device 1.
To the control circuit 5 via The control circuit 5 is operated by a clock signal from the control circuit timing generation circuit 8 and supplies the display data to the display device 2 to display predetermined characters, images, and the like.
また、第２の動作としては、CPU3からの制御命令およ
び表示データがシステムバス14を介し、さらに表示制御
装置１内のレジスタR1〜Rnを介して制御回路５に与えら
れる。制御回路５は制御回路系タイミング発生回路８か
らのクロック信号によって動作し、この表示データをデ
ータ・アドレスバス15を介してメモリ用制御回路６に送
り、さらにその表示データDRAM4に記憶させる。As a second operation, a control command and display data from the CPU 3 are given to the control circuit 5 through the system bus 14 and further through registers R 1 to R n in the display control device 1. The control circuit 5 operates according to the clock signal from the control circuit timing generation circuit 8, sends the display data to the memory control circuit 6 via the data / address bus 15, and stores the display data in the display data DRAM4.
そして、第３の動作としては、CPU3からの制御命令が
システムバスを介し、さらに表示制御装置１内のレジス
タR1〜Rnを介して制御回路５に与えられる。制御回路５
はデータ・アドレスバス15およびメモリ用制御回路６を
介してDRAM4からあらかじめ記憶されている表示データ
を読み出し、この表示データを表示装置２に与えて所定
の文字や画像などを表示させる。As a third operation, a control command from the CPU 3 is given to the control circuit 5 via the system bus and further via the registers R 1 to R n in the display control device 1. Control circuit 5
Reads out display data stored in advance from the DRAM 4 via the data address bus 15 and the memory control circuit 6, and supplies the display data to the display device 2 to display predetermined characters and images.
以上のような表示に直接関係する動作は高速に行う必
要があるため、比較的高い周波数のクロック信号が制御
回路５に入力される。Since the operation directly related to the display as described above needs to be performed at high speed, a clock signal having a relatively high frequency is input to the control circuit 5.
さらに、第４の動作としては、メモリ用制御回路６か
らの制御命令に基づいて、DRAM4が記憶している表示デ
ータを保持するリフレッシュ動作がある。メモリ用制御
回路６はメモリ用制御回路系タイミング発生回路９から
のクロック信号によって動作する。なお、このリフレッ
シュ動作は他の動作と並行して常に行われている。ま
た、他の動作と比較して、低速で行ってもよく、比較的
低い周波数のクロック信号でも確実に動作する。Further, as a fourth operation, there is a refresh operation for retaining the display data stored in the DRAM 4 based on a control command from the memory control circuit 6. The memory control circuit 6 operates by a clock signal from the memory control circuit timing generator 9. This refresh operation is always performed in parallel with other operations. In addition, the operation may be performed at a lower speed as compared with the other operations, and the operation is reliably performed even with a clock signal having a relatively low frequency.
従来の表示制御装置は以上のように構成されているの
で、リフレッシュ動作に関与しない制御回路５には常に
比較的高い周波数のクロック信号が与えられており、CP
U3からのアクセスがなく、制御回路５が特に動作を行わ
ない不活性状態の場合においても消費電力が大きいとい
う問題があった。Since the conventional display control device is configured as described above, a relatively high-frequency clock signal is always supplied to the control circuit 5 that is not involved in the refresh operation.
There is a problem that power consumption is large even in an inactive state in which there is no access from U3 and the control circuit 5 does not particularly operate.
この発明は上記のような問題点を解消するためになさ
れたもので、記憶されたデータを保持しつつ、消費電力
を低減した表示制御装置を得ることを目的とする。The present invention has been made to solve the above-described problems, and has as its object to obtain a display control device with reduced power consumption while retaining stored data.
この発明に係る第１の構成の表示制御装置は、中央処
理装置と表示装置と記憶装置とに接続され、中央処理装
置からの複数の信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の複数の信号を与えられ、中央処理装置と表示装置と記
憶装置との相互間でのデータの授受を制御する第１の制
御回路と、記憶装置に接続され、記憶装置におけるデー
タリフレッシュを行ないつつ記憶装置を制御する第２の
制御回路と、第１および第２の制御回路の動作に用いる
クロック信号を入力されるクロック入力端子と、中央処
理装置からの複数の信号の全ての不活性状態が所定の時
間以上引き続いたことを検知した場合には、クロック信
号の第１の制御回路への伝達は遮断しつつも第２の制御
回路への伝達は継続するゲート回路とを備えたものであ
る。A display control device having a first configuration according to the present invention is connected to a central processing unit, a display device, and a storage device, receives a plurality of signals from the central processing unit, and controls the display device and the storage device. A first control circuit that is provided with a plurality of signals from the central processing unit, controls a data transfer between the central processing unit, the display device, and the storage device, and is connected to the storage device. A second control circuit for controlling the storage device while performing data refresh in the storage device, a clock input terminal to which a clock signal used for operating the first and second control circuits is input, and a plurality of signals from the central processing unit. When it is detected that all the inactive states of the signals have continued for a predetermined time or more, the transmission of the clock signal to the first control circuit is interrupted while the transmission to the second control circuit is continued. It is obtained by a that the gate circuit.
また、この発明に係る第２の構成の表示制御装置は、
中央処理装置と表示装置と記憶装置とに接続され、中央
処理装置からの信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の信号を与えられ、中央処理装置と表示装置と記憶装置
との相互間でのデータの授受を制御する第１の制御回路
と、記憶装置に接続され、記憶装置におけるデータリフ
レッシュを行ないつつ記憶装置を制御する第２の制御回
路と、第１および第２の制御回路の動作に用いる比較的
高い周波数を有する第１のクロック信号を入力される第
１のクロック入力端子と、第２の制御回路によるデータ
リフレッシュ動作に用いる比較的低い周波数を有する第
２のクロック信号を入力される第２のクロック入力端子
と、中央処理装置からの信号を制御信号として与えら
れ、中央処理装置からの信号の不活性状態を検知した場
合には、第１および第２の制御回路の双方へ第２のクロ
ック信号を与えるクロック信号選択手段とを備えたもの
である。Further, a display control device of a second configuration according to the present invention includes:
A display control device connected to the central processing unit, the display device, and the storage device, receiving a signal from the central processing unit, and controlling the display device and the storage device; A first control circuit for controlling data transfer between the processing device, the display device, and the storage device; and a second control connected to the storage device for controlling the storage device while performing data refresh in the storage device Circuit, a first clock input terminal to which a first clock signal having a relatively high frequency used for operation of the first and second control circuits is input, and a comparison used for data refresh operation by the second control circuit. A second clock input terminal for receiving a second clock signal having a very low frequency, and a signal from the central processing unit as a control signal. When detecting an inactive state of the signal, in which a clock signal selection means for providing both the second clock signal to the first and second control circuits.
この発明の第１の構成におけるゲート回路は、中央処
理装置からの複数の信号の全ての不活性状態が所定時間
以上引き続いたこと検知した場合には、クロック信号の
第１の制御回路への伝達は遮断しつつも第２の制御回路
への伝達は継続する。The gate circuit according to the first configuration of the present invention transmits a clock signal to the first control circuit when detecting that all inactive states of the plurality of signals from the central processing unit have continued for a predetermined time or more. , The transmission to the second control circuit continues.
また、この発明の第２の構成におけるクロック信号選
択手段は、中央処理装置からの信号が第１の制御回路へ
のアクセスを停止した場合には、第１および第２の制御
回路の双方へ第２のクロック信号を与える。Further, the clock signal selecting means in the second configuration of the present invention, when the signal from the central processing unit stops accessing the first control circuit, sends the first control signal to both the first and second control circuits. 2 clock signals.
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例による表示制御装置および周
辺回路の構成を示すブロック図である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a display control device and peripheral circuits according to an embodiment of the present invention.
図において、システムバス14に接続される表示制御装
置1a内のｎ本の信号線は、ORゲート10の入力に並列に接
続される。ORゲート10の出力はプログラマブルカウンタ
11のリセット端子ＲおよびＲ−Ｓフリップフロップ12の
リセット端子Ｒに与えられる。プログラマブルカウンタ
11の桁上げ出力RCOはＲ−Ｓフリップフロップ12のセッ
ト端子Ｓに与えられ、Ｒ−Ｓフリップフロップ12の否定
出力はANDゲート13の入力に与えられる。クロック入
力端子16からのクロック信号はプログラマブルカウンタ
11のクロック入力端子CLKとANDゲート13のもう一方の入
力とに与えられる、また制御回路系タイミング発生回路
８はANDゲート13の出力を与えられる。その他の構成お
よび周辺回路との接続関係は、前述した第３図に示す従
来の表示制御装置１と同様である。In the figure, n signal lines in the display control device 1a connected to the system bus 14 are connected to the input of the OR gate 10 in parallel. Output of OR gate 10 is programmable counter
11 and a reset terminal R of the RS flip-flop 12. Programmable counter
The carry output RCO of 11 is given to the set terminal S of the RS flip-flop 12, and the negative output of the RS flip-flop 12 is given to the input of the AND gate 13. Clock signal from clock input terminal 16 is programmable counter
The clock input terminal CLK of 11 and the other input of the AND gate 13 are provided. The control circuit timing generation circuit 8 is provided with the output of the AND gate 13. Other configurations and connection relations with peripheral circuits are the same as those of the conventional display control device 1 shown in FIG. 3 described above.
次に動作について説明する。表示制御装置1aがCPU3か
らアクセスを受けシステムバス14を介して制御命令や表
示データがレジスタR1〜Rnに入力される場合には、Ｒ−
Ｓフリップフロップ12にリセットがかかっており、否定
出力が“H"レベルとなっている。クロック入力端子16
からのクロック信号はANDゲート13を介して制御回路系
タイミング発生回路８に与えられるので、前述した従来
の第３図に示す表示制御装置１と同様の動作となる。Next, the operation will be described. When the display control device 1a is a control command and display data via the system bus 14 receives the access from the CPU3 is input to the register R 1 to R n is, R-
The S flip-flop 12 has been reset, and the negative output is at the “H” level. Clock input terminal 16
Is supplied to the control circuit timing generation circuit 8 through the AND gate 13, so that the operation is the same as that of the above-described conventional display control device 1 shown in FIG.
CPU3からのアクセスが停止すると、ORゲート10の入力
がすべて“L"レベルとなる。この時、制御回路５は特に
動作を行わない不活性状態になる。ORゲート10の出力は
“L"レベルとなり、プログラマブルカウンタ11のリセッ
トが解除されるので、プログラマブルカウンタ11はクロ
ック入力端子16からのクロック信号を計数し始める。CP
U3からのアクセスが一定時間以上行われないと、プログ
ラマブルカウンタ11はあらかじめ設定された数のクロッ
ク信号を計数し、桁上げ出力RCOが“H"レベルになる。When the access from the CPU 3 stops, all the inputs of the OR gate 10 become “L” level. At this time, the control circuit 5 enters an inactive state in which no operation is performed. Since the output of the OR gate 10 becomes “L” level and the reset of the programmable counter 11 is released, the programmable counter 11 starts counting the clock signal from the clock input terminal 16. CP
If the access from U3 has not been performed for a certain period of time, the programmable counter 11 counts a predetermined number of clock signals, and the carry output RCO goes to the “H” level.
Ｒ−Ｓフリップフロップ12のリセットは解除されてお
り、プログラマブルカウンタ11の桁上げ出力RCOからセ
ット端子Ｓに“H"レベルの信号が与えられるので、Ｒ−
Ｓフリップフロップ12はセットされ、否定出力は“L"
レベルとなる。そのため、ANDゲート13はクロック入力
端子16からの制御回路系タイミング発生回路８へのクロ
ック信号を遮断するので、制御回路５は停止し、制御回
路５での消費電力は著しく減少する。ただしCPU3からの
アクセスが開始されると、ORゲート10の出力が“H"レベ
ルとなり、前述した通常動作に復帰する。Since the reset of the RS flip-flop 12 has been released and an "H" level signal is supplied from the carry output RCO of the programmable counter 11 to the set terminal S,
The S flip-flop 12 is set and the negative output is “L”
Level. Therefore, the AND gate 13 cuts off the clock signal from the clock input terminal 16 to the control circuit system timing generation circuit 8, so that the control circuit 5 stops and the power consumption in the control circuit 5 is significantly reduced. However, when the access from the CPU 3 is started, the output of the OR gate 10 becomes “H” level, and the operation returns to the normal operation described above.
なお、メモリ用制御回路系タイミング発生回路９への
クロック信号は常に供給されているのでリフレッシュ動
作は常に行われ、DRAM4内のデータは保持される。Since the clock signal is always supplied to the memory control circuit timing generation circuit 9, the refresh operation is always performed, and the data in the DRAM 4 is retained.
第２図はこの発明の他の実施例による表示制御装置お
よび周辺回路の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a display control device and peripheral circuits according to another embodiment of the present invention.
図において、表示制御装置1b内には、クロック入力端
子16の他に第２のクロック入力端子17が設けられる。第
２のクロック入力端子17には、クロック入力端子16に入
力されるクロック信号よりは低いが、リフレッシュ動作
を行うには十分な高さの周波数を有するクロック信号が
入力される。In the figure, a second clock input terminal 17 is provided in the display control device 1b in addition to the clock input terminal 16. A clock signal having a frequency lower than that of the clock signal input to the clock input terminal 16 but high enough to perform the refresh operation is input to the second clock input terminal 17.
また第１図に示すANDゲート13のかわりにセレクタ18
が設けられる。クロック入力端子16,17はセレクタ18の
入力にそれぞれ接続される。セレクタ18の出力は制御回
路系タイミング発生回路８およびメモリ用制御回路系タ
イミング発生回路９に共通に与えられる。Ｒ−Ｓフリッ
プフロップ12の否定出力は制御信号としてセレクタ18
のセレクト端子SLに与えられる。その他の構成および他
の周辺回路との接続関係は前述した第１図に示す表示制
御装置1aと同様である。Also, instead of the AND gate 13 shown in FIG.
Is provided. Clock input terminals 16 and 17 are connected to inputs of selector 18 respectively. The output of the selector 18 is supplied to the control circuit timing generation circuit 8 and the memory control circuit timing generation circuit 9 in common. The negative output of the RS flip-flop 12 is used as a control signal by the selector 18.
To the select terminal SL. Other configurations and connection relationships with other peripheral circuits are the same as those of the display control device 1a shown in FIG. 1 described above.
次に動作について説明する。表示制御装置1bがCPU3か
らのアクセスを受けた場合には、Ｒ−Ｓフリップフロッ
プ12の否定出力が“H"レベルとなる。セレクタ18はこ
の信号を受けて、クロック入力端子16からの比較的高い
周波数のクロック信号を選択するので、前述した従来の
第３図に示す表示制御装置１と同様の動作となる。Next, the operation will be described. When the display control device 1b receives an access from the CPU 3, the negative output of the RS flip-flop 12 becomes "H" level. The selector 18 receives this signal and selects a clock signal of a relatively high frequency from the clock input terminal 16, so that the operation is the same as that of the conventional display control device 1 shown in FIG.
CPU3からのアクセスが一定時間以上停止すると、前述
した第１図に示す表示制御装置1aと同様に、Ｒ−Ｓフリ
ップフロップ12の否定出力が“L"レベルとなる。セレ
クタ18はこの信号を受けて第２のクロック入力端子17か
らの比較的低い周波数のクロック信号を選択する。When the access from the CPU 3 stops for a certain period of time or more, the negative output of the RS flip-flop 12 goes to the "L" level, as in the display control device 1a shown in FIG. The selector 18 receives this signal and selects a relatively low-frequency clock signal from the second clock input terminal 17.
制御回路系タイミング発生回路８およびメモリ用制御
回路系タイミング発生回路９は、セレクタ18を介して比
較的低い周波数のクロック信号を与えられる。このクロ
ック信号の周波数はリフレッシュ動作を充分に行うこと
ができる程度に設定されているので、メモリ用制御回路
６はDRAM4内のデータをリフレッシュすることができ、D
RAM4内のデータは保持される。The control circuit timing generator 8 and the memory control circuit timing generator 9 are supplied with a clock signal of a relatively low frequency via the selector 18. Since the frequency of this clock signal is set to such an extent that the refresh operation can be sufficiently performed, the memory control circuit 6 can refresh the data in the DRAM 4 and
The data in the RAM 4 is retained.
また、制御回路５は、CPU3からのアクセスが停止した
この期間において、比較的低い周波数のクロック信号を
与えられるので、例えばスタンバイ状態となり、消費電
力が減少する。前述した第１図に示す表示制御装置1aと
同様に、CPU3からのアクセスが開始されると、通常動作
に復帰する。Further, during this period in which the access from the CPU 3 is stopped, the control circuit 5 is supplied with a clock signal having a relatively low frequency, so that the control circuit 5 enters, for example, a standby state, and power consumption is reduced. Similar to the display control device 1a shown in FIG. 1, when the access from the CPU 3 is started, the operation returns to the normal operation.
なお、第１図および第２図に示す実施例を組み合わせ
て、CPU3からのアクセスが停止した時には、制御回路５
へのクロック信号の供給を停止し、メモリ用制御回路６
へ比較的低い周波数のクロック信号を供給するように表
示制御装置を構成してもよい。When the access from the CPU 3 is stopped by combining the embodiments shown in FIGS. 1 and 2, the control circuit 5
Supply of the clock signal to the memory control circuit 6 is stopped.
The display control device may be configured to supply a clock signal having a relatively low frequency to the display control device.
以上のようにこの発明によれば、第１の構成における
ゲート回路は、中央処理装置からの複数の信号の全ての
不活性状態が所定時間以上引き続いたことを検知した場
合には、クロック信号の第１の制御回路への伝達は遮断
しつつも第２の制御回路への伝達は継続する。As described above, according to the present invention, when the gate circuit in the first configuration detects that all the inactive states of the plurality of signals from the central processing unit have continued for a predetermined time or more, the gate circuit outputs the clock signal. The transmission to the second control circuit continues while the transmission to the first control circuit is cut off.
また、第２の構成におけるクロック信号選択手段は、
中央処理装置からの信号が第１の制御回路へのアクセス
を停止した場合には、第１および第２の制御回路の双方
へ第２のクロック信号を与える。Further, the clock signal selecting means in the second configuration includes:
When a signal from the central processing unit stops accessing the first control circuit, a second clock signal is supplied to both the first and second control circuits.
そのため、記憶されたデータを保持しつつ、消費電力
を低減した表示制御装置を得ることができる。Therefore, it is possible to obtain a display control device in which power consumption is reduced while holding stored data.
第１図はこの発明の一実施例による表示制御装置および
周辺回路の構成を示すブロック図、第２図はこの発明の
他の実施例による表示制御装置および周辺回路の構成を
示すブロック図、第３図は従来の表示制御装置および周
辺回路の構成を示すブロック図である。 図において、1a,1bは表示制御装置、２は表示装置、３
はCPU、４はDRAM、５は制御回路、６はメモリ用制御回
路、10はORゲート、11はプログラマブルカウンタ、12は
Ｒ−Ｓフリップフロップ、13はANDゲート、16はクロッ
ク入力端子、17は第２のクロック入力端子、18はセレク
タである。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing the configuration of a display control device and a peripheral circuit according to one embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a display control device and a peripheral circuit according to another embodiment of the present invention. FIG. 3 is a block diagram showing a configuration of a conventional display control device and peripheral circuits. In the figure, 1a and 1b are display control devices, 2 is a display device, 3
Is a CPU, 4 is a DRAM, 5 is a control circuit, 6 is a memory control circuit, 10 is an OR gate, 11 is a programmable counter, 12 is an RS flip-flop, 13 is an AND gate, 16 is a clock input terminal, and 17 is a clock input terminal. The second clock input terminal 18 is a selector. In the drawings, the same reference numerals indicate the same or corresponding parts.
フロントページの続き (56)参考文献 特開 平１−100588（ＪＰ，Ａ) 特開 昭56−101190（ＪＰ，Ａ) 特開 昭63−131175（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-1-100588 (JP, A) JP-A-56-101190 (JP, A) JP-A-63-131175 (JP, A)
Claims (2)
続され、前記中央処理装置からの複数の信号を与えら
れ、前記表示装置および前記記憶装置を制御する表示制
御装置であって、 前記中央処理装置からの前記複数の信号を与えられ、前
記中央処理装置と前記表示装置と前記記憶装置との相互
間でのデータの授受を制御する第１の制御回路と、 前記記憶装置に接続され、前記記憶装置におけるデータ
リフレッシュを行ないつつ前記記憶装置を制御する第２
の制御回路と、 前記第１および第２の制御回路の動作に用いるクロック
信号を入力されるクロック入力端子と、 前記中央処理装置からの前記複数の信号の全ての不活性
状態が所定の時間以上引き続いたことを検知した場合に
は、前記クロック信号の前記第１の制御回路への伝達は
遮断しつつも前記第２の制御回路への伝達は継続するゲ
ート回路とを備えた表示制御装置。1. A display controller connected to a central processing unit, a display device, and a storage device, receiving a plurality of signals from the central processing unit, and controlling the display device and the storage device, A first control circuit that is supplied with the plurality of signals from a central processing unit and controls transmission and reception of data between the central processing unit, the display device, and the storage device; A second method for controlling the storage device while performing data refresh in the storage device
A clock input terminal to which a clock signal used for the operation of the first and second control circuits is input; and all inactive states of the plurality of signals from the central processing unit are equal to or longer than a predetermined time A display control device comprising: a gate circuit that interrupts transmission of the clock signal to the first control circuit but continues transmission of the clock signal to the second control circuit when detecting that the clock signal has been continued.
続され、前記中央処理装置からの信号を与えられ、前記
表示装置および前記記憶装置を制御する表示制御装置で
あって、 前記中央処理装置からの前記信号を与えられ、前記中央
処理装置と前記表示装置と前記記憶装置との相互間での
データの授受を制御する第１の制御回路と、 前記記憶装置に接続され、前記記憶装置におけるデータ
リフレッシュを行ないつつ前記記憶装置を制御する第２
の制御回路と、 前記第１および第２の制御回路の動作に用いる比較的高
い周波数を有する第１のクロック信号を入力される第１
のクロック入力端子と、 前記第２の制御回路による前記データリフレッシュ動作
に用いる比較的低い周波数を有する第２のクロック信号
を入力される第２のクロック入力端子と、 前記中央処理装置からの前記信号を制御信号として与え
られ、前記中央処理装置からの前記信号の不活性状態を
検知した場合には、前記第１および第２の制御回路の双
方へ前記第２のクロック信号を与えるクロック信号選択
手段とを備えた表示制御装置。2. A display control device connected to a central processing unit, a display device, and a storage device, receiving a signal from the central processing device, and controlling the display device and the storage device, A first control circuit that receives the signal from the device and controls transmission and reception of data between the central processing unit, the display device, and the storage device; and a storage device connected to the storage device, Controlling the storage device while performing data refresh in
And a first circuit to which a first clock signal having a relatively high frequency used for the operation of the first and second control circuits is inputted.
A second clock input terminal for receiving a second clock signal having a relatively low frequency used for the data refresh operation by the second control circuit; and a signal from the central processing unit. Clock signal selecting means for supplying the second clock signal to both the first and second control circuits when an inactive state of the signal from the central processing unit is detected. A display control device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127223A JP2647962B2 (en) | 1989-05-18 | 1989-05-18 | Display control device |
Applications Claiming Priority (1)
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| JP1127223A JP2647962B2 (en) | 1989-05-18 | 1989-05-18 | Display control device |
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1989
- 1989-05-18 JP JP1127223A patent/JP2647962B2/en not_active Expired - Fee Related
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