JP2605995B2 - Microcomputer system - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ通信装置または周
辺装置等のインタフェース制御機能を有するマイクロコ
ンピュータシステムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer system having an interface control function for a data communication device or a peripheral device.
【０００２】[0002]
【従来の技術】従来のこの種のマイクロコンピュータシ
ステムは、ＣＰＵ（中央処理装置）およびメモリ（記憶
装置）を搭載したＣＰＵボードがＩ／Ｏ（入出力）回路
を搭載しＣＰＵボードと周辺装置とを結合するＩ／Ｏボ
ードとデータのやりとりをする場合、ＣＰＵボードとＩ
／Ｏボードとの結合時間が個々に異なるため、両者間の
タイミングを計る必要がある。2. Description of the Related Art In a conventional microcomputer system of this type, a CPU board on which a CPU (central processing unit) and a memory (storage device) are mounted is provided with an I / O (input / output) circuit, and a CPU board and peripheral devices are connected. When exchanging data with an I / O board that connects
Since the coupling time with the / O board is different, it is necessary to measure the timing between the two.
【０００３】このタイミング動作は以下の順序で行なわ
れる。まず、ＣＰＵボードは、必要なＩ／Ｏボードを起
動させるために、Ｉ／Ｏ要求信号を出力し、内部処理を
停止する。Ｉ／Ｏボードは、Ｉ／Ｏ要求信号を受ける
と、Ｉ／Ｏ回路の外部インタフェースに対してアクセス
処理を開始する。次に、Ｉ／Ｏボードは、データ転送が
可能になると、ＣＰＵボードへ接続確認信号を出力す
る。ＣＰＵボードは、接続確認信号を受けると、内部処
理を再開し、ＣＰＵボードとＩ／Ｏボード間のデータ転
送を行う。This timing operation is performed in the following order. First, the CPU board outputs an I / O request signal to activate a necessary I / O board, and stops internal processing. Upon receiving the I / O request signal, the I / O board starts access processing to the external interface of the I / O circuit. Next, when data transfer becomes possible, the I / O board outputs a connection confirmation signal to the CPU board. Upon receiving the connection confirmation signal, the CPU board restarts internal processing and performs data transfer between the CPU board and the I / O board.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータシステムは、ＣＰＵボードがＩ／Ｏ要求
信号を出力した後、Ｉ／Ｏボードから接続確認信号を受
けない限り内部処理が再開しないように構成されてい
る。従って、接続先のＩ／Ｏボードがはずれていた場合
には、ＣＰＵボードは、Ｉ／Ｏ要求信号を出力した後、
Ｉ／Ｏボードからの接続確認信号が受けられないため、
いつまでもＣＰＵボードの内部処理が再開されないとい
う問題点があった。The above-mentioned conventional microcomputer system is designed so that after the CPU board outputs an I / O request signal, internal processing does not resume unless a connection confirmation signal is received from the I / O board. It is configured. Therefore, when the connection destination I / O board is disconnected, the CPU board outputs an I / O request signal,
Since the connection confirmation signal from the I / O board cannot be received,
There is a problem that the internal processing of the CPU board is not restarted forever.
【０００５】[0005]
【課題を解決するための手段】本発明によるマイクロコ
ンピュータシステムは、ＣＰＵおよびメモリを含むＣＰ
Ｕボードと、前記ＣＰＵと周辺装置を結合するインタフ
ェース部を内蔵するＩ／Ｏ回路を含むＩ／Ｏボードとを
有し、前記ＣＰＵおよびメモリと前記Ｉ／Ｏ回路とは前
記ＣＰＵボード内のゲート回路を介してアドレスバス，
データバスおよび制御バスで接続されるマイクロコンピ
ュータシステムにおいて、前記ＣＰＵボードと前記Ｉ／
Ｏボードを接続する接続路を有し、前記Ｉ／Ｏボード
は、前記ＣＰＵボードと前記Ｉ／Ｏボードが接続されて
いるとき、前記接続路に接続信号を送出する接続信号発
生部を含み、前記ＣＰＵボードは、前記接続信号が接続
のときには接続保持信号を送出し、前記接続信号が不接
続のときには前記アドレスバス，データバスおよび制御
バスによって接続されている前記ゲート回路に入出力禁
止信号を送出する信号保持回路と、前記ＣＰＵから前記
Ｉ／Ｏボードへ送出されるＩ／Ｏ要求信号とＩ／Ｏアド
レスの参照により、前記接続保持信号を動作禁止信号と
して転送出力するセレクタ回路と、前記セレクタ回路か
ら前記動作禁止信号を受信中以外のときには、前記Ｉ／
Ｏ要求信号の参照により時限計測を開始し、第１の所定
時限が経過すると第１の時限超過信号を前記ＣＰＵの割
り込み信号入力および動作許可信号入力へ出力する第１
のタイマー回路と、前記Ｉ／Ｏ要求信号の参照により時
限計測を開始し、第２の所定時限が経過すると第２の時
限超過信号を前記ＣＰＵの割り込み信号入力および動作
許可信号入力へ出力し、前記第１のタイマー回路からの
第１の時限超過信号または前記Ｉ／Ｏボードから前記制
御バスを介して入力される前記ＣＰＵボードと前記Ｉ／
Ｏボードとのデータ転送を可能とする接続確認信号の入
力によって前記第２の時間計測を中止する第２のタイマ
ー回路とを含んでいる。A microcomputer system according to the present invention comprises a CPU including a CPU and a memory.
A U board and an I / O board including an I / O circuit incorporating an interface unit for coupling the CPU with a peripheral device. The CPU, the memory, and the I / O circuit are connected to a gate in the CPU board. Address bus through the circuit,
In a microcomputer system connected with a data bus and a control bus, the CPU board and the I / O
A connection path for connecting an O board, the I / O board including a connection signal generating unit that sends a connection signal to the connection path when the CPU board and the I / O board are connected; The CPU board sends a connection holding signal when the connection signal is connected, and sends an input / output inhibit signal to the gate circuit connected by the address bus, the data bus and the control bus when the connection signal is not connected. A signal holding circuit for sending, a selector circuit for transferring and outputting the connection holding signal as an operation inhibition signal by referring to an I / O request signal and an I / O address sent from the CPU to the I / O board; When the operation inhibition signal is not being received from the selector circuit, the I / O
Time measurement is started by referring to the O request signal, and when a first predetermined time has elapsed, a first time limit exceeded signal is output to an interrupt signal input and an operation permission signal input of the CPU.
Time measurement is started by referring to the timer circuit and the I / O request signal, and when a second predetermined time has elapsed, a second time limit exceeded signal is output to the interrupt signal input and the operation permission signal input of the CPU, A first time limit signal from the first timer circuit or the CPU board input from the I / O board via the control bus and the I / O board;
A second timer circuit for stopping the second time measurement upon input of a connection confirmation signal enabling data transfer with the O board.
【０００６】[0006]
【実施例】次に本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００７】図１は本発明の一実施例を示す機能ブロッ
ク図である。このマイクロコンピュータシステムは、Ｃ
ＰＵ１１を搭載するＣＰＵボード１０と、周辺装置との
インタフェースを行うインタフェース部を持つＩ／Ｏ回
路２１および接続信号発生部２２を搭載するＩ／Ｏボー
ド２０とを有している。両者はＣＰＵボード１０に搭載
してあるゲート回路１６を介したアドレスバス３１，デ
ータバス３２，制御バス３３、そして接続路３４で接続
されている。ＣＰＵボード１０には少なくとも１台のＩ
／Ｏボード２０が接続される。FIG. 1 is a functional block diagram showing one embodiment of the present invention. This microcomputer system is C
It has a CPU board 10 on which a PU 11 is mounted, and an I / O board 20 on which an I / O circuit 21 having an interface unit for interfacing with peripheral devices and a connection signal generating unit 22 are mounted. Both are connected via an address bus 31, a data bus 32, a control bus 33, and a connection path 34 via a gate circuit 16 mounted on the CPU board 10. The CPU board 10 has at least one I
/ O board 20 is connected.
【０００８】ＣＰＵボード１０は、ＣＰＵ１１以外にメ
モリ１２，セレクタ回路１３，信号保持回路１５および
タイマー回路１４，１７を含む。Ｉ／Ｏボード２０に搭
載されたＩ／Ｏ回路２１は、ＣＰＵ１１およびメモリ１
２とゲート回路１６を介してアドレスバス３１，データ
バス３２および制御バス３３で接続される。接続信号発
生部２２は接続路３４および信号保持回路１５を介して
セレクタ回路１３と接続される。The CPU board 10 includes a memory 12, a selector circuit 13, a signal holding circuit 15, and timer circuits 14, 17 in addition to the CPU 11. The I / O circuit 21 mounted on the I / O board 20 includes the CPU 11 and the memory 1
2 are connected to each other via an address bus 31, a data bus 32 and a control bus 33 via a gate circuit 16. The connection signal generator 22 is connected to the selector circuit 13 via the connection path 34 and the signal holding circuit 15.
【０００９】信号保持回路１５は、接続路３４が地気
（低レベル）から、電圧＋Ｖｃｃ（高レベル）に変化し
た時に接続保持信号４３を低レベルから高レベルにし、
ＣＰＵ１１のリセット信号出力（ＲＥＳＥＴ ＯＵＴ）
からのリセット信号４６にて接続保持信号４３を低レベ
ルにする。尚、信号保持回路１５は、ＣＰＵ１１へアド
レスバス３１，データバス３２および制御バス３３を介
して当該Ｉ／Ｏボード２０の接続状態を参照できるよう
になっている。また、接続保持信号４３が高レベルのと
きは、ゲート回路１６に入出力禁止信号４７を送出し、
ゲート回路１６を閉鎖する。The signal holding circuit 15 changes the connection holding signal 43 from a low level to a high level when the connection path 34 changes from ground (low level) to a voltage + Vcc (high level),
Reset signal output of CPU 11 (RESET OUT)
The connection holding signal 43 is set to a low level by the reset signal 46 from. The signal holding circuit 15 can refer to the connection state of the I / O board 20 to the CPU 11 via the address bus 31, the data bus 32 and the control bus 33. When the connection holding signal 43 is at a high level, an input / output prohibition signal 47 is sent to the gate circuit 16, and
The gate circuit 16 is closed.
【００１０】セレクタ回路１３は、制御バス３３からＩ
／Ｏ要求信号４１をアドレスバス３１からのＩ／Ｏアド
レスと共に受信した時、Ｉ／Ｏアドレスに該当するＩ／
Ｏボード２０の接続路３４の接続によって信号保持回路
１５が発生した接続保持信号４３をタイマー回路１４へ
出力する。The selector circuit 13 is connected to the control bus 33
When the I / O request signal 41 is received together with the I / O address from the address bus 31, an I / O address corresponding to the I / O address is received.
The connection holding signal 43 generated by the signal holding circuit 15 by the connection of the connection path 34 of the O board 20 is output to the timer circuit 14.
【００１１】タイマー回路１４は、ＣＰＵ１１の動作許
可信号入力（ＩＮＴ）及び割り込み要求信号入力（ＲＥ
ＡＤＹ）及びタイマー回路１７と接続されている。The timer circuit 14 has an operation permission signal input (INT) of the CPU 11 and an interrupt request signal input (RE).
ADY) and the timer circuit 17.
【００１２】タイマー回路１７は、ＣＰＵ１１の動作許
可信号入力及び割り込み要求信号入力と接続され、時限
超過信号４８をこれらの端子に出力する。The timer circuit 17 is connected to the operation permission signal input and the interrupt request signal input of the CPU 11, and outputs a time limit excess signal 48 to these terminals.
【００１３】接続路３４はＣＰＵボード１０内で電圧＋
Ｖｃｃを発生する電源２３とプルアップ抵抗２４を介し
て接続され、且つＩ／Ｏボード２０内の接続信号発生部
２２から地気が接続される。したがって、Ｉ／Ｏボード
２０がＣＰＵボード１０と接続されるとき、信号保持回
路１５は接続路３４から地気（低レベル）をうけ、低レ
ベルの接続保持信号４３を送出する。セレクタ回路１３
はそれをうけてタイマー回路１４へ動作禁止信号４４を
送出し、タイマー回路１４の動作を禁止する。一方、Ｉ
／Ｏボード２０のＣＰＵボード１０との接続がないとき
は、セレクタ回路１３は、信号保持回路１５を介して接
続路３４から電圧＋Ｖｃｃ（高レベル）を供給されるの
で、タイマー回路１４への動作禁止はない。The connection path 34 has a voltage of +
A power supply 23 for generating Vcc is connected via a pull-up resistor 24, and ground is connected from a connection signal generator 22 in the I / O board 20. Therefore, when the I / O board 20 is connected to the CPU board 10, the signal holding circuit 15 receives ground (low level) from the connection path 34 and sends out a low-level connection holding signal 43. Selector circuit 13
Receives the signal, sends an operation prohibition signal 44 to the timer circuit 14, and prohibits the operation of the timer circuit 14. On the other hand, I
When the / O board 20 is not connected to the CPU board 10, the selector circuit 13 is supplied with the voltage + Vcc (high level) from the connection path 34 via the signal holding circuit 15. There is no ban.
【００１４】タイマー回路１４は、通常、制御バス３３
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４５をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。
但し、セレクタ回路１３から動作禁止信号４４を受信中
は、タイマー回路１４は、Ｉ／Ｏ要求信号を受信しても
時限を計測しない。The timer circuit 14 normally has a control bus 33
Start timed measurement when receiving I / O request signal from
When a predetermined time period has elapsed, the time limit excess signal 45 is sent to the CPU 11.
To the operation enable signal input and the interrupt signal input.
However, while receiving the operation prohibition signal 44 from the selector circuit 13, the timer circuit 14 does not measure the time limit even when receiving the I / O request signal.
【００１５】タイマー回路１７は、通常、制御バス３３
からＩ／Ｏ要求信号を受けたとき時限の計測を開始し、
所定時限が経過したとき時限超過信号４８をＣＰＵ１１
の動作許可信号入力及び割り込み信号入力へ出力する。
タイマー回路１７は、制御バス３３から接続確認信号４
２を受信したとき、あるいはタイマー回路１４から時限
超過信号４５を検出したとき、計測中の時限を停止し計
測値を復旧させる。The timer circuit 17 usually has a control bus 33
Start timed measurement when receiving I / O request signal from
When a predetermined time period has elapsed, the time limit excess signal 48 is sent to the CPU 11.
To the operation enable signal input and the interrupt signal input.
The timer circuit 17 receives the connection confirmation signal 4 from the control bus 33.
When the timer signal 14 is received, or when the time limit excess signal 45 is detected from the timer circuit 14, the time period being measured is stopped and the measured value is restored.
【００１６】次に、本実施例におけるデータ転送の動作
手順について説明する。Next, the operation procedure of the data transfer in this embodiment will be described.
【００１７】ＣＰＵボード１０と一つのＩ／Ｏボード２
０との間でデータ転送を行うため、まずＣＰＵ１１は、
該当するＩ／Ｏボード２０に付与されたＩ／Ｏアドレス
をアドレスバス３１に出力し、かつ制御バス３３にＩ／
Ｏ要求信号４１を出力し、内部処理を停止する。Ｉ／Ｏ
ボード２０のＩ／Ｏ回路２１は、Ｉ／Ｏ要求信号４１を
受けるとアドレスバス３１からＩ／Ｏアドレスを読み込
み、本ボードに付与されたアドレスに該当すれば、Ｉ／
Ｏ回路２１の外部インタフェースに対してアクセス処理
を開始する。その後Ｉ／Ｏ回路２１は、ＣＰＵ１１との
間のデータ転送が可能になると、接続確認信号４２を出
力する。ＣＰＵボード１０の内部にあるＣＰＵ１１は、
制御バス３３で接続確認信号４２を検出すると、ＣＰＵ
１１の内部処理を再開し、Ｉ／Ｏ回路２１とのデータ転
送を行う。CPU board 10 and one I / O board 2
In order to transfer data between 0 and 0, first, the CPU 11
The I / O address assigned to the corresponding I / O board 20 is output to the address bus 31 and the I / O
An O request signal 41 is output, and the internal processing is stopped. I / O
Upon receiving the I / O request signal 41, the I / O circuit 21 of the board 20 reads the I / O address from the address bus 31, and if the I / O address corresponds to the address assigned to the board, the I / O circuit 21
Access processing to the external interface of the O circuit 21 is started. Thereafter, the I / O circuit 21 outputs a connection confirmation signal 42 when data transfer with the CPU 11 becomes possible. The CPU 11 inside the CPU board 10
When the connection confirmation signal 42 is detected on the control bus 33, the CPU
11 is resumed, and data transfer with the I / O circuit 21 is performed.
【００１８】次に、ＣＰＵボード１０とＩ／Ｏボード２
０がバス３１〜３３および接続路３４でつながれている
場合について説明する。Next, the CPU board 10 and the I / O board 2
The case where 0 is connected by the buses 31 to 33 and the connection path 34 will be described.
【００１９】セレクタ回路１３に入力される接続保持信
号４３は、接続路３４が該当Ｉ／Ｏボード２０にて地気
につながれているため、低レベルになっている。ＣＰＵ
１１は、該当するＩ／Ｏ回路２１に対してＩ／Ｏアドレ
スをアドレスバス３１に出力し、かつ制御バス３３にＩ
／Ｏ要求信号４１を出力する。すると、セレクタ回路１
３は、Ｉ／ＯアドレスとＩ／Ｏ要求信号４１をもとに、
該当するＩ／Ｏボード２０とつながれた接続路３４を選
択する。選択された接続路３４は、信号保持回路１５を
介してセレクタ回路１３により選択され、動作禁止信号
４４としてタイマー回路１４に直結される。従って、タ
イマー回路１４は接続中のＩ／Ｏボード２０から地気
（低レベル）の動作禁止信号４４を受け、動作が禁止状
態とされてなにも処理しない。The connection holding signal 43 input to the selector circuit 13 is at a low level because the connection path 34 is connected to the ground by the corresponding I / O board 20. CPU
11 outputs the I / O address to the corresponding I / O circuit 21 to the address bus 31 and outputs the I / O address to the control bus 33.
An / O request signal 41 is output. Then, the selector circuit 1
3 is based on the I / O address and the I / O request signal 41,
The connection path 34 connected to the corresponding I / O board 20 is selected. The selected connection path 34 is selected by the selector circuit 13 via the signal holding circuit 15 and is directly connected to the timer circuit 14 as the operation inhibition signal 44. Therefore, the timer circuit 14 receives the ground (low level) operation prohibition signal 44 from the connected I / O board 20, and the operation is prohibited and no processing is performed.
【００２０】次に、ＣＰＵボード１０とＩ／Ｏボード２
０がバス３１〜３３および接続路３４によって接続され
ていない場合について説明する。セレクタ回路１３に入
力される接続保持信号４３は、接続路３４が該当Ｉ／Ｏ
ボード２０がＣＰＵボード１０と接続されていないた
め、高レベルになっている。ＣＰＵ１１は該当するＩ／
Ｏ回路２１に対し、Ｉ／Ｏアドレスをアドレスバス３１
に出力し、かつ制御バス３３にＩ／Ｏ要求信号４１を出
力する。すると、セレクタ回路１３は、Ｉ／Ｏアドレス
とＩ／Ｏ要求信号４１をもとに、Ｉ／Ｏボード２０がは
ずれている該当する接続路３４を選択する。選択された
接続路３４は、セレクタ回路１３によりそのままタイマ
ー回路１４に直結される。従って、タイマー回路１４
は、接続路３４の高レベルの動作禁止信号４３を入力
し、高レベル信号は動作を禁止しないため、動作が許可
状態となる。タイマー回路１４は、動作許可状態になる
と制御バス３３のＩ／Ｏ要求信号４１を検出し、時限計
測が起動して一定時間経過後、時限超過信号４５をＣＰ
Ｕ１１の動作許可信号入力及び割り込み信号入力へ出力
する。ＣＰＵ１１は、該当するＩ／Ｏ回路２１に対しＩ
／Ｏ要求信号４１を出力しても、Ｉ／Ｏボード２０がＣ
ＰＵボード１０と接続されていないため、Ｉ／Ｏ回路２
１からは接続確認信号４２が返送されない。しかし、Ｃ
ＰＵボード１０の内部にあるＣＰＵ１１は、制御バス３
３で接続確認信号４２の代わりにタイマー回路１４から
時限超過信号４５を検出するので、ＣＰＵ１１の内部処
理を再開し、ＣＰＵボード１０とＩ／Ｏボード２０間の
データ転送を行う。また、ＣＰＵ１１は時限超過信号４
５を割り込み信号入力にて検出し、Ｉ／Ｏボード２０が
はずれていることを認識する。Next, the CPU board 10 and the I / O board 2
The case where 0 is not connected by the buses 31 to 33 and the connection path 34 will be described. The connection holding signal 43 input to the selector circuit 13 is connected to the connection path 34 via the corresponding I / O.
Since the board 20 is not connected to the CPU board 10, the level is high. The CPU 11
The I / O address is sent to the address bus 31 for the O circuit 21.
And an I / O request signal 41 to the control bus 33. Then, based on the I / O address and the I / O request signal 41, the selector circuit 13 selects the corresponding connection path 34 from which the I / O board 20 is disconnected. The selected connection path 34 is directly connected to the timer circuit 14 by the selector circuit 13 as it is. Therefore, the timer circuit 14
Inputs the high-level operation prohibition signal 43 of the connection path 34, and the high-level signal does not prohibit the operation, so that the operation is permitted. When the operation is permitted, the timer circuit 14 detects the I / O request signal 41 of the control bus 33, and after the time period measurement is started and a predetermined time has elapsed, the timer circuit 14 outputs the time period exceeded signal 45 to the CP.
It outputs to the operation permission signal input and the interruption signal input of U11. The CPU 11 sends the I / O circuit 21
Even if the I / O request signal 41 is output, the I / O board 20
Since it is not connected to the PU board 10, the I / O circuit 2
1 does not return the connection confirmation signal 42. But C
The CPU 11 inside the PU board 10 controls the control bus 3
Since the time limit exceeded signal 45 is detected from the timer circuit 14 instead of the connection confirmation signal 42 in 3, the internal processing of the CPU 11 is restarted and the data transfer between the CPU board 10 and the I / O board 20 is performed. In addition, the CPU 11 outputs the time limit excess signal 4
5 is detected by an interrupt signal input, and it is recognized that the I / O board 20 has come off.
【００２１】ＣＰＵボード１０にＩ／Ｏボード２０をバ
ス３１〜３３によって再度つなげた場合、ＣＰＵ１１か
らの初期制御を行わないと、誤動作が発生するおそれが
ある。従って、接続保持信号４３が高レベルになり、バ
ス３１〜３３が接続されていないことが分ると、信号保
持回路１５は入出力禁止信号４７を送出してゲート回路
１６を閉鎖し、Ｉ／Ｏ要求信号４１を送出しないように
なっている。ＣＰＵ１１は、時限超過信号４５による割
り込み要求が発生した時点で、信号保持回路１５からア
ドレスバス３１，データバス３２および制御バス３３を
介して当該Ｉ／Ｏボード２０が接続されていることを検
出すると、Ｉ／Ｏボード２０の初期制御を行った後、Ｃ
ＰＵ１１からリセット信号４６により信号保持回路１５
の接続保持信号４３を低レベルにする。When the I / O board 20 is connected to the CPU board 10 again by the buses 31 to 33, a malfunction may occur unless the initial control from the CPU 11 is performed. Therefore, when the connection holding signal 43 becomes high level and it is known that the buses 31 to 33 are not connected, the signal holding circuit 15 sends out the input / output prohibition signal 47 to close the gate circuit 16, and the I / O The O request signal 41 is not sent. When the CPU 11 detects that the I / O board 20 is connected from the signal holding circuit 15 via the address bus 31, the data bus 32, and the control bus 33 at the time when the interrupt request by the time limit signal 45 occurs. , After performing the initial control of the I / O board 20,
The signal holding circuit 15 is reset by the reset signal 46 from the PU 11.
Of the connection holding signal 43 is set to a low level.
【００２２】次に、Ｉ／Ｏボード２０はＣＰＵボード１
０に接続してあるが、Ｉ／Ｏボード２０の故障により、
Ｉ／Ｏボード２０からの接続確認信号４２が来なかった
場合について説明する。ＣＰＵボード１０の内部にある
タイマー回路１７は、制御バス３３からＩ／Ｏ要求信号
４１を受けたとき時限の計測を開始する。その後Ｉ／Ｏ
ボード２０からの接続確認信号４２が来ないと、タイマ
ー回路１７が時限超過信号４８を送出する。ＣＰＵ１１
は、時限超過信号４８を割り込み信号入力にて検出し、
Ｉ／Ｏボード２０が故障していることを認識する。タイ
マー回路１７は、Ｉ／Ｏ要求信号４１を時限内に検出し
た場合は、計測を停止し計測値を復旧させる。Next, the I / O board 20 is the CPU board 1
0, but due to the failure of the I / O board 20,
The case where the connection confirmation signal 42 from the I / O board 20 is not received will be described. The timer circuit 17 inside the CPU board 10 starts measuring time when it receives the I / O request signal 41 from the control bus 33. Then I / O
When the connection confirmation signal 42 from the board 20 does not come, the timer circuit 17 sends out the time limit excess signal 48. CPU11
Detects the time limit exceeded signal 48 at the interrupt signal input,
It recognizes that the I / O board 20 has failed. When detecting the I / O request signal 41 within the time limit, the timer circuit 17 stops the measurement and restores the measured value.
【００２３】[0023]
【発明の効果】以上説明したように本発明のマイクロコ
ンピュータシステムは、Ｉ／ＯボードがＣＰＵボードか
らはずされており、Ｉ／Ｏボードからの接続確認信号が
ＣＰＵボードに返送されない場合でも、ＣＰＵボード内
の第１のタイマー回路がＣＰＵへ接続確認信号のかわり
に時間超過信号を出力するように構成することにより、
Ｉ／Ｏボード抜けのためにＣＰＵの内部処理がいつまで
も停止するということがなくなる効果がある。As described above, in the microcomputer system of the present invention, even when the I / O board is detached from the CPU board and the connection confirmation signal from the I / O board is not returned to the CPU board, the CPU system can be used. By configuring the first timer circuit in the board to output an over time signal instead of the connection confirmation signal to the CPU,
There is an effect that the internal processing of the CPU does not stop forever due to the omission of the I / O board.
【００２４】また、はずされたＩ／ＯボードをＣＰＵボ
ードに再度接続した場合、ＣＰＵはＩ／Ｏボードが接続
したことを認識し、Ｉ／Ｏボードに初期設定を行い、Ｃ
ＰＵを停止することなく当該Ｉ／Ｏボードの入出力処理
を再開することができるという効果がある。When the detached I / O board is connected to the CPU board again, the CPU recognizes that the I / O board has been connected, performs initial setting on the I / O board,
There is an effect that input / output processing of the I / O board can be restarted without stopping the PU.
【００２５】更に、Ｉ／Ｏボード２０はＣＰＵボードに
接続してあるがＩ／Ｏボード２０の故障により、Ｉ／Ｏ
ボード２０からの接続確認信号４２が来なかったために
ＣＰＵの内部処理がいつまでも停止するということがな
くなる効果がある。Further, although the I / O board 20 is connected to the CPU board, the I / O board 20
There is an effect that the internal processing of the CPU does not stop forever because the connection confirmation signal 42 from the board 20 has not been received.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
１０ ＣＰＵボード １１ ＣＰＵ １２ メモリ １３ セレクタ回路 １４ タイマー回路 １５ 信号保持回路 １６ ゲート回路 １７ タイマー回路 ２０ Ｉ／Ｏボード ２１ Ｉ／Ｏ回路 ２２ 接続信号発生部 ２３ 電源 ２４ プルアップ抵抗 ３１ アドレスバス ３２ データバス ３３ 制御バス ３４ 接続路 ４１ Ｉ／Ｏ要求信号 ４２ 接続確認信号 ４３ 接続保持信号 ４４ 動作禁止信号 ４５ 時限超過信号 ４６ リセット信号 ４７ 入出力禁止信号 ４８ 時限超過信号 Reference Signs List 10 CPU board 11 CPU 12 Memory 13 Selector circuit 14 Timer circuit 15 Signal holding circuit 16 Gate circuit 17 Timer circuit 20 I / O board 21 I / O circuit 22 Connection signal generator 23 Power supply 24 Pull-up resistor 31 Address bus 32 Data bus 33 control bus 34 connection path 41 I / O request signal 42 connection confirmation signal 43 connection hold signal 44 operation prohibition signal 45 time limit signal 46 reset signal 47 input / output prohibition signal 48 time limit signal
Claims (1)
と、前記ＣＰＵと周辺装置を結合するインタフェース部
を内蔵するＩ／Ｏ回路を含むＩ／Ｏボードとを有し、前
記ＣＰＵおよびメモリと前記Ｉ／Ｏ回路とは前記ＣＰＵ
ボード内のゲート回路を介してアドレスバス，データバ
スおよび制御バスで接続されるマイクロコンピュータシ
ステムにおいて、前記ＣＰＵボードと前記Ｉ／Ｏボード
を接続する接続路を有し、前記Ｉ／Ｏボードは、前記Ｃ
ＰＵボードと前記Ｉ／Ｏボードが接続されているとき、
前記接続路に接続信号を送出する接続信号発生部を含
み、前記ＣＰＵボードは、前記接続信号が接続のときに
は接続保持信号を送出し、前記接続信号が不接続のとき
には前記アドレスバス，データバスおよび制御バスによ
って接続されている前記ゲート回路に入出力禁止信号を
送出する信号保持回路と、前記ＣＰＵから前記Ｉ／Ｏボ
ードへ送出されるＩ／Ｏ要求信号とＩ／Ｏアドレスの参
照により、前記接続保持信号を動作禁止信号として転送
出力するセレクタ回路と、前記セレクタ回路から前記動
作禁止信号を受信中以外のときには、前記Ｉ／Ｏ要求信
号の参照により時限計測を開始し、第１の所定時限が経
過すると第１の時限超過信号を前記ＣＰＵの割り込み信
号入力および動作許可信号入力へ出力する第１のタイマ
ー回路と、前記Ｉ／Ｏ要求信号の参照により時限計測を
開始し、第２の所定時限が経過すると第２の時限超過信
号を前記ＣＰＵの割り込み信号入力および動作許可信号
入力へ出力し、前記第１のタイマー回路からの第１の時
限超過信号または前記Ｉ／Ｏボードから前記制御バスを
介して入力される前記ＣＰＵボードと前記Ｉ／Ｏボード
とのデータ転送を可能とする接続確認信号の入力によっ
て前記第２の時間計測を中止する第２のタイマー回路と
を含むことを特徴とするマイクロコンピュータシステ
ム。A CPU board including a CPU and a memory; and an I / O board including an I / O circuit including an interface unit for coupling the CPU and a peripheral device. O-circuit is the CPU
In a microcomputer system connected by an address bus, a data bus, and a control bus via a gate circuit in the board, the microcomputer system has a connection path for connecting the CPU board and the I / O board, and the I / O board includes: Said C
When the PU board and the I / O board are connected,
A connection signal generation unit that transmits a connection signal to the connection path; wherein the CPU board transmits a connection holding signal when the connection signal is connected, and outputs the address bus, the data bus, and the data bus when the connection signal is not connected. A signal holding circuit for sending an input / output inhibition signal to the gate circuit connected by a control bus, and an I / O request signal and an I / O address sent from the CPU to the I / O board, thereby making the gate circuit A selector circuit that transfers and outputs the connection holding signal as an operation inhibition signal; and when the operation inhibition signal is not being received from the selector circuit, time measurement is started by referring to the I / O request signal, and a first predetermined time interval is started. A first timer circuit that outputs a first time limit excess signal to an interrupt signal input and an operation permission signal input of the CPU when the time has elapsed, Time measurement is started by referring to the request signal, and when a second predetermined time has elapsed, a second time limit exceeded signal is output to an interrupt signal input and an operation permission signal input of the CPU, and a second time limit signal is output from the first timer circuit. The second time measurement by inputting a time limit excess signal of 1 or a connection confirmation signal that enables data transfer between the CPU board and the I / O board which is input from the I / O board via the control bus. And a second timer circuit for stopping the operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8891891A JP2605995B2 (en) | 1991-04-20 | 1991-04-20 | Microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8891891A JP2605995B2 (en) | 1991-04-20 | 1991-04-20 | Microcomputer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320511A JPH04320511A (en) | 1992-11-11 |
| JP2605995B2 true JP2605995B2 (en) | 1997-04-30 |
Family
ID=13956303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8891891A Expired - Lifetime JP2605995B2 (en) | 1991-04-20 | 1991-04-20 | Microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605995B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4892275B2 (en) * | 2006-05-16 | 2012-03-07 | 株式会社日立製作所 | Storage system and configuration change method thereof |
-
1991
- 1991-04-20 JP JP8891891A patent/JP2605995B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04320511A (en) | 1992-11-11 |
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