JP2684663B2 - Micro program control circuit - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理方式に関し、特にデータ処理装置の
マイクロプログラム制御回路に関する。The present invention relates to an information processing system, and more particularly to a micro program control circuit of a data processing device.

（従来の技術） 従来、この種のデータ処理装置ではマイクロプログラ
ムの進行に対してメインメモリのアクセスタイムが大き
いため、メモリアクセスに際してはマイクロプログラム
上で数ステツプ以上の時間を必要とし、メモリアクセス
の完了とマイクロプログラムの進行とを同期させて制御
するためにマイクロプログラムの待合せを行つている。(Prior Art) Conventionally, in this type of data processing device, since the access time of the main memory is long with respect to the progress of the microprogram, it takes several steps or more on the microprogram to access the memory. The waiting of the microprogram is performed in order to control the completion and the progress of the microprogram in synchronization.

（発明が解決しようとする問題点） 上述した従来技術によるアクセスタイムが異なつた２
種類のメモリをもつデータ処理装置のマイクロプログラ
ム制御回路においては、メモリアクセスの完了に対する
マイクロプログラムの待合せを行うステツプをマイクロ
プログラム上の一種類のポイントでのみ設定するため、
アクセスタイムの小さいメモリの応答に合せて待合せス
テツプを設定することになり、アクセスタイムの大きい
メモリへのアクセス中のデータ処理装置の無効動作時間
が大きくなると云う欠点がある。(Problems to be Solved by the Invention) The access time according to the above-mentioned conventional technique is different.
In the microprogram control circuit of the data processing device having various types of memories, the step of waiting the microprogram for completion of memory access is set only at one type of point on the microprogram.
Since the waiting step is set according to the response of the memory having the short access time, there is a drawback that the invalid operation time of the data processing device during the access to the memory having the long access time becomes long.

本発明の目的は、高速メモリと低速メモリとの２種類
のメモリからのそれぞれのアクセス中表示を受信し、２
種類のマイクロプログラムの待合せ要求と、マイクロプ
ログラムシーケンサの１づつのアドレス増分とを禁止す
ることによつて上記欠点を除去し、無効動作時間が大き
くならないように構成したマイクロプログラム制御回路
を提供することにある。It is an object of the present invention to receive an in-access indication from each of two types of memories, a high speed memory and a low speed memory, and
To provide a microprogram control circuit configured so as to eliminate the above-mentioned drawbacks by prohibiting waiting requests of various types of microprograms and one address increment of the microprogram sequencer, and preventing the invalid operation time from increasing. It is in.

（問題点を解決するための手段） 本発明によるマイクロプログラム制御回路は、アクセ
スタイムが異なった２種類のメモリをもつデータ処理装
置のマイクロプログラム制御回路において、前記２種類
のメモリのそれぞれからのアクセス中表示を受信するた
めの受信手段と、高速メモリおよび低速メモリの２種類
のメモリに対応してマイクロプログラムの実行を進める
ためのマイクロプログラムシーケンサと、２種類の速度
に対応した２タイプのマイクロプログラム待ち合わせ要
求をマイクロプログラム上の２か所に設けて、高速メモ
リの場合には早いタイミングで待ち合わせ、低速メモリ
の場合にはプログラムを進行させて、遅いタイミングで
待ち合わせるようにし、それぞれ高速メモリまたは低速
メモリからアクセス中表示を受信し、そのメモリに対応
の待ち合わせステップが実行されることにより送出され
る待ち合わせ要求により前記マイクロプログラムシーケ
ンサのアドレス増分を禁止するための禁止手段とを具備
して構成したものである。(Means for Solving the Problems) A microprogram control circuit according to the present invention is a microprogram control circuit of a data processing device having two types of memories having different access times, and access from each of the two types of memories is performed. Receiving means for receiving a middle display, a microprogram sequencer for advancing execution of a microprogram corresponding to two kinds of memories, a high speed memory and a low speed memory, and two types of microprograms corresponding to two kinds of speeds Waiting requests are provided at two locations on the microprogram, and in the case of a high-speed memory, wait at an early timing, and in the case of a low-speed memory, the program is advanced to wait at a later timing. Received the access indication from And a prohibition unit for prohibiting the increment of the address of the microprogram sequencer in response to a queuing request sent by executing the queuing step corresponding to the memory.

（実 施 例） 次に、本発明について図面を参照して説明する。Next, the present invention will be described with reference to the drawings.

第１図は、本発明によるマイクロプログラム制御回路
の一実施例を示すブロツク図である。第１図において、
１はマイクロプログラムシーケンサ、２はNOT回路、３
はAND/OR回路である。FIG. 1 is a block diagram showing an embodiment of a microprogram control circuit according to the present invention. In FIG.
1 is a micro program sequencer, 2 is a NOT circuit, 3
Is an AND / OR circuit.

高速メモリから信号線11上に送出された高速メモリア
クセス中表示と、低速メモリから信号線12上に送出され
た低速メモリアクセス中表示とはAND/OR回路３で受信さ
れている。いつぽう、信号線13上の高速メモリ待合せ要
求と信号線14上の低速メモリ待合せ要求との論理積がAN
D/OR回路３により求められて待合せ要求となり、信号線
21を介してNOT回路２に入力される。NOT回路２の出力
は、マイクロプログラムシーケンサ１の増分制御入力端
子に接続されている。The high-speed memory access display sent from the high-speed memory to the signal line 11 and the low-speed memory access display sent from the low-speed memory to the signal line 12 are received by the AND / OR circuit 3. When AND, the logical product of the high-speed memory wait request on signal line 13 and the low-speed memory wait request on signal line 14 is AN.
It is requested by the D / OR circuit 3 and becomes a waiting request.
It is input to the NOT circuit 2 via 21. The output of the NOT circuit 2 is connected to the increment control input terminal of the microprogram sequencer 1.

第２図は、第１図のマイクロプログラム動作の一部を
示すフローチヤートである。第２図において、高速メモ
リは３マシンサイクル以上を必要とし、低速メモリは５
マシンサイクル以上のメモリアクセスタイムを必要とす
るものとする。この場合、第２図に示すようにメモリア
クセス要求を行つたマイクロプログラムステツプの３ス
テツプ後に高速メモリの待合せステツプを設定し、同様
に５ステツプ後に低速メモリの待合せステツプを設定す
る。FIG. 2 is a flow chart showing a part of the microprogram operation of FIG. In FIG. 2, the high speed memory requires 3 machine cycles or more, and the low speed memory requires 5 or more machine cycles.
A memory access time longer than the machine cycle is required. In this case, as shown in FIG. 2, the waiting step of the high-speed memory is set after 3 steps of the microprogram step which issued the memory access request, and similarly, the waiting step of the low-speed memory is set after 5 steps.

データ処理装置によりメモリアクセス要求が送出され
ると、アクセスされたアドレスが判定され、応答すべき
メモリからアクセス中表示が返送される。高速メモリが
アクセスされた場合、高速メモリアクセス中表示が信号
線11を介して返送される。そこで、マイクロプログラム
が３ステツプだけ進んで、高速メモリ待合せステツプが
実行されると、高速メモリ待合せ要求が信号線13を介し
て送出される。上記により、AND/OR回路３は信号線21上
の待合せ要求を“1"にセツトする。When the memory access request is sent out by the data processing device, the accessed address is judged and the in-access indication is sent back from the memory to respond. When the high speed memory is accessed, the high speed memory accessing display is returned via the signal line 11. Therefore, when the microprogram advances by 3 steps and the high speed memory waiting step is executed, a high speed memory waiting request is sent out through the signal line 13. As a result, the AND / OR circuit 3 sets the waiting request on the signal line 21 to "1".

信号線21上の待合せ要求は、NOT回路２を介してマイ
クロプログラムシーケンサ１のアドレス増分の入力を
“0"にする。これにより、マイクロプログラムのアドレ
スの増分が禁止され、次のマイクロ命令の実行が不可能
となつてデータ処理装置が停止状態になる。A queuing request on the signal line 21 sets the address increment input of the micro program sequencer 1 to "0" via the NOT circuit 2. As a result, the increment of the address of the microprogram is prohibited, the next microinstruction cannot be executed, and the data processor is stopped.

高速メモリは３マシンサイクルのアクセスタイムであ
るから、リフレツシユ、他装置のメモリアクセスとの競
合、ならびに障害などのケースを除き、３マシンサイク
ルで応答を返すため、通常は上記停止状態は発生しな
い。Since the high-speed memory has an access time of 3 machine cycles, a response is returned in 3 machine cycles except for cases such as refreshing, contention with memory access of other devices, and failure, so the above-mentioned stopped state does not normally occur.

その後、低速メモリ待合せステツプが実行されるが、
既にメモリアクセスが完了しているため、信号線12を介
しての低速メモリアクセス中表示は返送されない。従つ
て、マイクロプログラムシーケンサ１のアドレスの更新
は禁止されない。After that, the low-speed memory waiting step is executed,
Since the memory access has already been completed, the low speed memory access in progress display via the signal line 12 is not returned. Therefore, updating the address of the microprogram sequencer 1 is not prohibited.

アクセスされたメモリが低速メモリの場合には、信号
線12を介して低速メモリアクセス中表示が返送される。
マイクロプログラムが進行すると、信号線13を介して高
速メモリ待合せ要求は送信されるが、信号線11上に高速
メモリアクセス中表示が送信されていないため、マイク
ロプログラムシーケンサ１のアドレス更新は禁止されな
い。さらにマイクロプログラムが進行し、低速メモリ待
合せステツプが実行されると、信号線12上に低速メモリ
アクセス中表示が送出されていればマイクロプログラム
シーケンサ１のアドレス更新は禁止され、データ処理装
置は停止状態となる。低速メモリの応答が返送された
後、メモリアクセス中表示がなくなり、上記停止状態は
解除される。If the accessed memory is a low speed memory, the low speed memory accessing display is returned via the signal line 12.
When the microprogram progresses, the high-speed memory waiting request is transmitted via the signal line 13, but since the display during high-speed memory access is not transmitted on the signal line 11, the address update of the microprogram sequencer 1 is not prohibited. When the microprogram further progresses and the low-speed memory waiting step is executed, if the low-speed memory accessing display is sent out on the signal line 12, the address update of the microprogram sequencer 1 is prohibited and the data processing device is stopped. Becomes After the response of the low-speed memory is returned, the display during memory access disappears, and the stop state is released.

（発明の効果） 以上説明したように本発明は、高速メモリと低速メモ
リとの２種類のメモリからのそれぞれのアクセス中表示
を受信し、２種類のマイクロプログラム待合せ要求とマ
イクロプログラムシーケンサのアドレス増分とを禁止す
ることにより、アクセスタイムの異なつたメモリへのア
クセス時に待合せによるデータ処理装置の停止状態を最
小時間にとどめることができ、処理能力の高い処理装置
を実現できると云う効果がある。(Effects of the Invention) As described above, the present invention receives in-access indications from two types of memories, a high-speed memory and a low-speed memory, and receives two types of microprogram waiting requests and microprogram sequencer address increments. By prohibiting and, it is possible to keep the stopped state of the data processing device due to waiting at the minimum time when accessing the memories having different access times, and it is possible to realize a processing device having high processing capability.

【図面の簡単な説明】 第１図は、本発明によるマイクロプログラム制御回路の
一実施例を示すブロツク図である。 第２図は、第１図に関するマイクロプログラムの動作の
一部を示すフローチヤートである。 １……マイクロプログラムシーケンサ ２……NOT回路 ３……AND/OR回路 11〜14,21,31……信号線BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a microprogram control circuit according to the present invention. FIG. 2 is a flow chart showing a part of the operation of the microprogram relating to FIG. 1 …… Micro program sequencer 2 …… NOT circuit 3 …… AND / OR circuit 11 to 14,21,31 …… Signal line

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】アクセスタイムが異なった２種類のメモリ
をもつデータ処理装置のマイクロプログラム制御回路に
おいて、 前記２種類のメモリのそれぞれからのアクセス中表示を
受信するための受信手段と、 高速メモリおよび低速メモリの２種類のメモリに対応し
てマイクロプログラムの実行を進めるためのマイクロプ
ログラムシーケンサと、 ２種類の速度に対応した２タイプのマイクロプログラム
待ち合わせ要求をマイクロプラグラム上の２か所に設け
て、高速メモリの場合には早いタイミングで待ち合わ
せ、低速メモリの場合にはプログラムを進行させて、遅
いタイミングで待ち合わせるようにし、それぞれ高速メ
モリまたは低速メモリからアクセス中表示を受信し、そ
のメモリに対応の待ち合わせステップが実行されること
により送出される待ち合わせ要求により前記マイクロプ
ログラムシーケンサのアドレス増分を禁止するための禁
止手段と、 を具備して構成したことを特徴とするマイクロプログラ
ム制御回路。1. A microprogram control circuit of a data processing device having two types of memories having different access times, a receiving means for receiving an in-access indication from each of the two types of memories, a high-speed memory, and A microprogram sequencer for advancing the execution of a microprogram corresponding to two types of low-speed memory, and two types of microprogram waiting requests corresponding to two types of speed are provided at two locations on the microprogram, In the case of high-speed memory, it waits at an early timing, in the case of low-speed memory, the program progresses and waits at a later timing. Sends when the step is executed Microprogram control circuit, characterized by being configured anda prohibiting means for prohibiting the address increment of the micro-program sequencer by queuing requests.