JPS63187653A - 半導体素子の搭載構造 - Google Patents
半導体素子の搭載構造Info
- Publication number
- JPS63187653A JPS63187653A JP62019971A JP1997187A JPS63187653A JP S63187653 A JPS63187653 A JP S63187653A JP 62019971 A JP62019971 A JP 62019971A JP 1997187 A JP1997187 A JP 1997187A JP S63187653 A JPS63187653 A JP S63187653A
- Authority
- JP
- Japan
- Prior art keywords
- carrier
- printed circuit
- multilayer printed
- circuit board
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000004048 modification Effects 0.000 claims abstract description 27
- 238000012986 modification Methods 0.000 claims abstract description 27
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 239000011159 matrix material Substances 0.000 claims description 16
- 239000002344 surface layer Substances 0.000 abstract description 19
- 239000000758 substrate Substances 0.000 abstract description 9
- 239000000919 ceramic Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000007634 remodeling Methods 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 235000012771 pancakes Nutrition 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000009420 retrofitting Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体素子の搭載構造であって、LSIパッケージと多
層プリント基板との間に、改造可能な表面層を有するキ
ャリアを介在させ、多層プリント基板の高密度実装と製
造歩留まりの向上及びパターン破損対策の改善等を可能
とする。
層プリント基板との間に、改造可能な表面層を有するキ
ャリアを介在させ、多層プリント基板の高密度実装と製
造歩留まりの向上及びパターン破損対策の改善等を可能
とする。
更に、終端抵抗をキャリア上に形成することにより、実
装効率の一層の向上を図る。
装効率の一層の向上を図る。
本発明は半導体素子をプリント基板に搭載する構造に関
するもので、さらに詳しく言えば、高密度且つ多数の入
出力端子を有するLSIパッケージの高密度な搭載構造
に関するものである。
するもので、さらに詳しく言えば、高密度且つ多数の入
出力端子を有するLSIパッケージの高密度な搭載構造
に関するものである。
プリント基板の高密度実装化とともに、LSIの高集積
化が進み、これに伴いLSIチップに設けられる入出力
端子のビン数の増加傾向は著しく、最近では数百ピンの
入出力端子を有するL SIが実用化されつつある。
化が進み、これに伴いLSIチップに設けられる入出力
端子のビン数の増加傾向は著しく、最近では数百ピンの
入出力端子を有するL SIが実用化されつつある。
LSIチップを収容したパンケージ(以下、LSIパッ
ケージという)のタイプとしてはDrP、フラットパッ
ケージ等各種のものが周知であるが、プリント基板の高
い実装密度により小さく限られたパッケージサイズの中
で上記のように多数の入出力端子を確保し得る有力な方
式としては、PGA (P IN GRID AR
RAY)タイプ、即らパッケージの底面に多数の入出力
端子をマトリクス状に配置してなるタイプが効率が優れ
ていることが知られている。
ケージという)のタイプとしてはDrP、フラットパッ
ケージ等各種のものが周知であるが、プリント基板の高
い実装密度により小さく限られたパッケージサイズの中
で上記のように多数の入出力端子を確保し得る有力な方
式としては、PGA (P IN GRID AR
RAY)タイプ、即らパッケージの底面に多数の入出力
端子をマトリクス状に配置してなるタイプが効率が優れ
ていることが知られている。
また、一般にプリント基板、特に内部に信号配線を有す
る多層プリント基板のパターン配線を形成した後に当該
パターン配線に設計の誤りがあることが発見された場合
や、当該プリント基板内でショートしている場合には、
回路変更ないしプリント基板の修復のために改造を行う
か、または当9亥プリント基板を廃棄しなければならず
、いずれをとるかは経済性に従うが、上記のようにプリ
ント基板の高密度実装化が進むに連れて改造の必要性と
経済性が増大している。
る多層プリント基板のパターン配線を形成した後に当該
パターン配線に設計の誤りがあることが発見された場合
や、当該プリント基板内でショートしている場合には、
回路変更ないしプリント基板の修復のために改造を行う
か、または当9亥プリント基板を廃棄しなければならず
、いずれをとるかは経済性に従うが、上記のようにプリ
ント基板の高密度実装化が進むに連れて改造の必要性と
経済性が増大している。
また、プリント板の高密度実装化に連れて、製造時に不
良品が発生した場合の影啓、及び改造不可能の故障が発
生した場合の影響も大きくなっている。
良品が発生した場合の影啓、及び改造不可能の故障が発
生した場合の影響も大きくなっている。
従って、PGAその他のタイプのLSIパンケージをプ
リント基板に搭載する構造であって、高密度実装と改造
性があり且つ製造歩留まり等が優れているものが要望さ
れている。
リント基板に搭載する構造であって、高密度実装と改造
性があり且つ製造歩留まり等が優れているものが要望さ
れている。
[従来の技術〕
従前のPGAタイプのLSIパッケージをプリント板に
実装する構造は、その入出力端子をブ11ント板の各ス
ルーホールに挿入する方式をとっていた。
実装する構造は、その入出力端子をブ11ント板の各ス
ルーホールに挿入する方式をとっていた。
従って、入出力端子の実装密度は、プリント板のパター
ン条件による制約から100m1l(2,54m5)ピ
ッチが限界であり、プリント板の高密度化という点では
甚だ不満足であった。
ン条件による制約から100m1l(2,54m5)ピ
ッチが限界であり、プリント板の高密度化という点では
甚だ不満足であった。
そこで、PGAタイプのLSIパッケージをプリント板
に搭載する構造として、LSIパンケージの入出力端子
をプリント板のスルーホールに挿入せずに突当てる方式
のものが提案されており、これによりプリント板におけ
るパターン配線条件に拘束されることな(、プリント板
の一層の高密度実装化が可能となった。
に搭載する構造として、LSIパンケージの入出力端子
をプリント板のスルーホールに挿入せずに突当てる方式
のものが提案されており、これによりプリント板におけ
るパターン配線条件に拘束されることな(、プリント板
の一層の高密度実装化が可能となった。
第5図は、PGAタイプのLSIパッケージをこのよう
な突当て方式でプリント板に搭載する従来構造を例示す
る正面図である。
な突当て方式でプリント板に搭載する従来構造を例示す
る正面図である。
第5図において、10は多層プリント基板、20はPG
AタイプのLSIパッケージ、21はLSIパンケージ
20の底面から垂直下方向きに且つマトリクス状に多数
配置された入出力端子ないしチップピン、11は多層プ
リントl仮10の表面層、12は多層プリント基板10
のパターンの一部として該表面層11に形成され且つ上
記入出力端子21のマトリクス状配置に対応するマトリ
クス状に配置されたパッドを、それぞれ示す。
AタイプのLSIパッケージ、21はLSIパンケージ
20の底面から垂直下方向きに且つマトリクス状に多数
配置された入出力端子ないしチップピン、11は多層プ
リントl仮10の表面層、12は多層プリント基板10
のパターンの一部として該表面層11に形成され且つ上
記入出力端子21のマトリクス状配置に対応するマトリ
クス状に配置されたパッドを、それぞれ示す。
一方、プリント板におけろ課題として改造性の薙保が重
要である。
要である。
従前は、プリント板の裏面やパッケージの周囲に位置す
るプリント板の面に、パターンカット部及びボンディン
グバノドを設置してなる改造用構造を設けていた。
るプリント板の面に、パターンカット部及びボンディン
グバノドを設置してなる改造用構造を設けていた。
この技術は半導体素子の一個の搭載に要する所要面積が
大きくなり実装密度が粗くなるとともに、多層プリント
基板の表面層の面積不足を内層で補うために多層プリン
ト基板の層数が多くなるという欠点があった。
大きくなり実装密度が粗くなるとともに、多層プリント
基板の表面層の面積不足を内層で補うために多層プリン
ト基板の層数が多くなるという欠点があった。
これを解決するために、特願昭61〜21090号では
、半導体素子の外形寸法内に位置する多層プリント基板
の面13 (第5図)上に、入出力端子接続パッド、基
板内配線パターン接続ビアパッド及び両パッドを接続し
ている改造時切断バクーンを包含する改造用構造を入出
力端子21毎に配置し、改造時には改造時切断パターン
を切断して入出力端子接続パッドと別に設けである適宜
の改造用パッドとをディスクリート配線にて接続するこ
とにより、変更または修復されたパターンを完成するよ
うになっている改良技術を既に開示しである。
、半導体素子の外形寸法内に位置する多層プリント基板
の面13 (第5図)上に、入出力端子接続パッド、基
板内配線パターン接続ビアパッド及び両パッドを接続し
ている改造時切断バクーンを包含する改造用構造を入出
力端子21毎に配置し、改造時には改造時切断パターン
を切断して入出力端子接続パッドと別に設けである適宜
の改造用パッドとをディスクリート配線にて接続するこ
とにより、変更または修復されたパターンを完成するよ
うになっている改良技術を既に開示しである。
この改良技術によればLSIパッケージ20の下方に位
置する多層プリント基板10の面13を利用するから、
改造のためのエリアを最小限に押さえることが可能であ
り、従って、当該多層プリント基板の一層の高密度実装
化に貢献することができる。
置する多層プリント基板10の面13を利用するから、
改造のためのエリアを最小限に押さえることが可能であ
り、従って、当該多層プリント基板の一層の高密度実装
化に貢献することができる。
しかし、この改良技術の構造を採用した場合には、多層
プリント基板の配線パターンとして複雑且つ細密な表面
形状が要求される。
プリント基板の配線パターンとして複雑且つ細密な表面
形状が要求される。
特に、搭載の対象であるLSIパッケージのり一層のピ
ッチが11員以下のような高密度パノノノ゛−ジの場合
には、通常のめっきプロセスによる表面層の形成が困難
であるという問題点があった。
ッチが11員以下のような高密度パノノノ゛−ジの場合
には、通常のめっきプロセスによる表面層の形成が困難
であるという問題点があった。
従って、搭載する多層プリント基(反が有機(オr゛1
であるときには、事実上、上記改良技術の実現が困難で
あった。
であるときには、事実上、上記改良技術の実現が困難で
あった。
一方、搭載する多層プリンl−基板がセラミック基板で
ある場合には、薄膜技術により、上記のような高密度パ
ッケージを搭載するに必要な複雑且つ細密な表面層を、
セラミック基板に形成する、二とが可能であるが、しか
しこの場合でも、特に昨今の傾向として多層プリント基
板への搭載単位を大きくするために、多層プリンl−5
十反であるセラミック基板のサイズを大型化すると、上
記複雑且つ細密な表面層の歩留まりが著しく低下すると
いう問題点がある。
ある場合には、薄膜技術により、上記のような高密度パ
ッケージを搭載するに必要な複雑且つ細密な表面層を、
セラミック基板に形成する、二とが可能であるが、しか
しこの場合でも、特に昨今の傾向として多層プリント基
板への搭載単位を大きくするために、多層プリンl−5
十反であるセラミック基板のサイズを大型化すると、上
記複雑且つ細密な表面層の歩留まりが著しく低下すると
いう問題点がある。
更に、上記改良技術にあっては、多層プリント基板の表
面層の一部に修復困工「な破損が生した場合には、この
多層プリンt4仮の全体を廃棄しなければならない事態
となり、従って、経済性が劣るという問題点がある。
面層の一部に修復困工「な破損が生した場合には、この
多層プリンt4仮の全体を廃棄しなければならない事態
となり、従って、経済性が劣るという問題点がある。
次ぎに、半導体素子の回路形式としては現在種々のもの
が使用されているが、高速計算機用の半導体素子の回路
形式としては、演算速凌や集積度等の点からECL (
EMITTERC0UPLED LOG I C)回
路がもっとも優れている。
が使用されているが、高速計算機用の半導体素子の回路
形式としては、演算速凌や集積度等の点からECL (
EMITTERC0UPLED LOG I C)回
路がもっとも優れている。
ECLu路を使用した場合には、レヘル確保のためにヱ
・ント毎に銘水1抵抗を設けろ必要があり、終端抵抗の
実装方法が高密度実装を実現するための大きなポイント
となっている。
・ント毎に銘水1抵抗を設けろ必要があり、終端抵抗の
実装方法が高密度実装を実現するための大きなポイント
となっている。
第5図は、PGAタイプのLSIパッケージ20を搭載
する多層プリント基板10に実装した終端抵抗モジュー
ル41を示す。
する多層プリント基板10に実装した終端抵抗モジュー
ル41を示す。
終端抵抗モジュール41は、LSIパッケージ20の外
形寸法の外に位置する多層プリン1一基板10の面14
上で、LSIパッケージ20に近接して実装される。
形寸法の外に位置する多層プリン1一基板10の面14
上で、LSIパッケージ20に近接して実装される。
従って、LSIパッケージ20の1個当りの実装エリア
としては、当3Bs+パンケージ20の寸法の他に、終
端抵抗モジュール410寸法に相当するスペースをとる
必要があり、従って、LSIパッケージ20のピッチP
0が大きくなり、その結果多層プリント基板の実装密度
が低下ずろという問題点がある。
としては、当3Bs+パンケージ20の寸法の他に、終
端抵抗モジュール410寸法に相当するスペースをとる
必要があり、従って、LSIパッケージ20のピッチP
0が大きくなり、その結果多層プリント基板の実装密度
が低下ずろという問題点がある。
この従来方式ではLSIパッケージ20を多層プリント
基板IOに直接実装しであるから、多層プリント基板に
おける高密度実装化が制限され、また終端抵抗41の多
層プリント基板上への搭載のため実装密度が低下し、更
に多層プリント基板の表面層の微細形状の形成時におけ
る歩留まりが悪(、しかも微細表面パターンの破)員時
に多層プリントg仮全体を廃棄しなければならない等と
いう種々の問題点がある。
基板IOに直接実装しであるから、多層プリント基板に
おける高密度実装化が制限され、また終端抵抗41の多
層プリント基板上への搭載のため実装密度が低下し、更
に多層プリント基板の表面層の微細形状の形成時におけ
る歩留まりが悪(、しかも微細表面パターンの破)員時
に多層プリントg仮全体を廃棄しなければならない等と
いう種々の問題点がある。
本発明は、このような点に鑑みて創作されたもので、L
SIパッケージの多層プリント基板上への高密度実装の
実現と、多層プリント基板の微細表面層形成時の歩留ま
り向上と微細表面パターンの破損時の対策向上を図った
半導体素子の搭載構造を提供することを目的とし、更に
必要ならば終端抵抗の効率的な多層プリント基板上への
搭載を可能とし得る半導体素子の搭載構造を提供するこ
とを目的としている。
SIパッケージの多層プリント基板上への高密度実装の
実現と、多層プリント基板の微細表面層形成時の歩留ま
り向上と微細表面パターンの破損時の対策向上を図った
半導体素子の搭載構造を提供することを目的とし、更に
必要ならば終端抵抗の効率的な多層プリント基板上への
搭載を可能とし得る半導体素子の搭載構造を提供するこ
とを目的としている。
本発明の構造は、第1図、第2図の々uく、多層プリン
ト基板10と、これに搭載するLSIパッケージ20と
の間に、キャリア30を介在させである。
ト基板10と、これに搭載するLSIパッケージ20と
の間に、キャリア30を介在させである。
キャリア30は、このキャリア30を多層プリント基板
10へ搭載するための多層プリント基板への搭載面と、
LSIパッケージをキャリア△・実装するためのLSI
チップ実装面とを有する。
10へ搭載するための多層プリント基板への搭載面と、
LSIパッケージをキャリア△・実装するためのLSI
チップ実装面とを有する。
キャリア30は、多層プリント基4反lOへの搭載面に
は、多層プリント基板の表面パッド12に電気的接続を
行う半田接合部33を有する。
は、多層プリント基板の表面パッド12に電気的接続を
行う半田接合部33を有する。
また、キャリア30は、LSIチップ実装面には、チッ
プピン搭載パッド34とワイヤボンディングパッド35
とパターンカッ)・部36とを有する。
プピン搭載パッド34とワイヤボンディングパッド35
とパターンカッ)・部36とを有する。
チップピン搭載パッド34には、LSIパッケージ20
のチップピン21を搭載する。
のチップピン21を搭載する。
ワイヤボンディングパッド35は、チップピン搭載パッ
ド34に電気的接続されており、且つ改造時に改造用ワ
イヤを接続するだめのものである。
ド34に電気的接続されており、且つ改造時に改造用ワ
イヤを接続するだめのものである。
パターンカット部36は、ワイヤボンディングパッド及
び半田接合部のそれぞれに電気的接続されており、且つ
改良時にカットするためのものである。
び半田接合部のそれぞれに電気的接続されており、且つ
改良時にカットするためのものである。
本発明の実施態様では、キャリアの表面に整合終端用抵
抗40が形成されている。
抗40が形成されている。
本発明の他の実施態様では、キャリアの多層プリント基
板への搭載面において半田接合部はマI・リクス状に配
置されており、キ→・リアのLSIチップ実装面におい
てチップピン搭載パッドはマトリクス状に配置しである
。
板への搭載面において半田接合部はマI・リクス状に配
置されており、キ→・リアのLSIチップ実装面におい
てチップピン搭載パッドはマトリクス状に配置しである
。
本発明の構造において、多層プリント基板10の表面パ
ッド12にはキャリアの半田接合部が電気的接続してお
り、キャリアの半田接合部にはパターンカット部とワイ
ヤボンディングパッドとを介してチップピン搭載パッド
が電気的接続しており、キャリアのチップピン搭載パッ
ドにはL Slパッケージのチップピンが搭載される。
ッド12にはキャリアの半田接合部が電気的接続してお
り、キャリアの半田接合部にはパターンカット部とワイ
ヤボンディングパッドとを介してチップピン搭載パッド
が電気的接続しており、キャリアのチップピン搭載パッ
ドにはL Slパッケージのチップピンが搭載される。
従って、I、Slパッケージの搭載状態では、LSIパ
ンケージの各チップピンは、それぞれ多層プリント基板
の表面パッドに電気的接続が行われている。
ンケージの各チップピンは、それぞれ多層プリント基板
の表面パッドに電気的接続が行われている。
また、LSIパッケージとキャリアとの電気的接続はチ
ップピンのチップピン搭載パッドへの搭載により行われ
るので、LSIパッケージとして突当て方式のPGAタ
イプを使用することが可能であり、ひいては多層プリン
ト基板の実装密度を向上し得る。
ップピンのチップピン搭載パッドへの搭載により行われ
るので、LSIパッケージとして突当て方式のPGAタ
イプを使用することが可能であり、ひいては多層プリン
ト基板の実装密度を向上し得る。
回路の設計変更や多層プリント基板の故障を修復するた
めに、改造作業を行うには、改造の対象とする回路部分
におけるパターンカット部をカットするとともに、その
パターンカット部に接続されていたワイヤボンディング
パッドを、新たに回路を構成すべき他のパッドに改造用
ワイヤにて接続する。
めに、改造作業を行うには、改造の対象とする回路部分
におけるパターンカット部をカットするとともに、その
パターンカット部に接続されていたワイヤボンディング
パッドを、新たに回路を構成すべき他のパッドに改造用
ワイヤにて接続する。
このようにして当該他のパッドと改造用ワイヤと該ワイ
ヤボンディングパッドとこれに対応するチップピン搭載
パッドとチップピンとを含む新たな回路が構成される。
ヤボンディングパッドとこれに対応するチップピン搭載
パッドとチップピンとを含む新たな回路が構成される。
改造作業の対象であるパターンカット部及びワイヤボン
ディングバソドは、いずれもキャリアのLSI千ンブ実
装面に設けであるから、改造時には必要に応じてLSI
パッケージをキャリアから一時的に取り外して改造を行
えばよく、改造作業が容易である。
ディングバソドは、いずれもキャリアのLSI千ンブ実
装面に設けであるから、改造時には必要に応じてLSI
パッケージをキャリアから一時的に取り外して改造を行
えばよく、改造作業が容易である。
本発明の大きな特徴の1つは、多層プリント基板とLS
Iパッケージとの間に、このような改造用の構造を持っ
たキャリアが介在していることであり、その結果次のよ
うな諸利点がある。
Iパッケージとの間に、このような改造用の構造を持っ
たキャリアが介在していることであり、その結果次のよ
うな諸利点がある。
第1に、改造用構造として微細な表面形状は、キャリア
の表面に形成すればよく、キャリアは多層プリント基板
よりもはるかにサイズの小さいLSIパッケージと同様
のサイズであるので、製造の歩留まりが大幅に改善され
る。
の表面に形成すればよく、キャリアは多層プリント基板
よりもはるかにサイズの小さいLSIパッケージと同様
のサイズであるので、製造の歩留まりが大幅に改善され
る。
第2に、多層プリント基板には、改造用構造を設ける必
要がないので、通常パターン配線とともにキャリアの半
田接合部に対応する各表面パッドを形成すれば足り、こ
の点においても、製造が容易であり且つ製造歩留まりが
改善される。
要がないので、通常パターン配線とともにキャリアの半
田接合部に対応する各表面パッドを形成すれば足り、こ
の点においても、製造が容易であり且つ製造歩留まりが
改善される。
第3に、何等かの原因でキャリア」二の表面パターンが
ダメージを受けたために回復不可能となった場合には、
そのキャリアだけを交換すればよく、他のキャリアや多
層プリント基板には影響しないから、1枚分のキャリア
の損失に止どまり、経済性が優れている。
ダメージを受けたために回復不可能となった場合には、
そのキャリアだけを交換すればよく、他のキャリアや多
層プリント基板には影響しないから、1枚分のキャリア
の損失に止どまり、経済性が優れている。
第4に、LSIパッケージと多層プリントw板の表面層
との間にキャリアが介在するから、LSIパッケージと
多層プリント基板の表面層との間にキャリアを含む温度
の階層が構成され、従って、当該多層プリント基板の稼
1紡中にLSIパッケージからの発熱による多層プリン
ト基板の表面パッドとキャリアの半田接合部どの半田接
合への影響が大幅に援和され、従って、半田接合部の高
信顛性が実現される。
との間にキャリアが介在するから、LSIパッケージと
多層プリント基板の表面層との間にキャリアを含む温度
の階層が構成され、従って、当該多層プリント基板の稼
1紡中にLSIパッケージからの発熱による多層プリン
ト基板の表面パッドとキャリアの半田接合部どの半田接
合への影響が大幅に援和され、従って、半田接合部の高
信顛性が実現される。
本発明の実施態様において、キャリアの表面には整合終
端用抵抗が形成されているから、回路形式としてE C
L回路を使用して終端1氏抗を実装する必要がある場合
に、終端抵抗の実装構造を筒略化することができ、また
多層プリント基板の表面層に直接に終端抵抗を実装する
必要がないのでLSIパッケージの実装に必要なエリア
が狭くて済み、従って、高密度実装が可能である。
端用抵抗が形成されているから、回路形式としてE C
L回路を使用して終端1氏抗を実装する必要がある場合
に、終端抵抗の実装構造を筒略化することができ、また
多層プリント基板の表面層に直接に終端抵抗を実装する
必要がないのでLSIパッケージの実装に必要なエリア
が狭くて済み、従って、高密度実装が可能である。
本発明の他の実施態様において、半田接合部及びチップ
ピン搭載パッドはいずれもマトリクス状に配置されてい
るから、LSIパッケージのチップピンをマトリクス状
に配置可能であり、LSIパッケージの形式としてPG
Aタイプのものを使用して多数の入出力端子を実現し得
る。
ピン搭載パッドはいずれもマトリクス状に配置されてい
るから、LSIパッケージのチップピンをマトリクス状
に配置可能であり、LSIパッケージの形式としてPG
Aタイプのものを使用して多数の入出力端子を実現し得
る。
第1図から第4図までは本発明の実施例であって、第1
図は正面図、第2図はキャリア30の部分を示す斜視図
、第3図はLSIパッケージの搭載状態の部分を示す展
開断面図、第4図は改造後の展開断面図である。
図は正面図、第2図はキャリア30の部分を示す斜視図
、第3図はLSIパッケージの搭載状態の部分を示す展
開断面図、第4図は改造後の展開断面図である。
構造
第1図から第3図までにおいて、セラミック基板の多層
プリント基板10とLSIパッケージ20との間0こ、
1枚のキャリア30が介在させである。
プリント基板10とLSIパッケージ20との間0こ、
1枚のキャリア30が介在させである。
LSIパンケージ20は、ECL回路を使用したPGA
タイプで、L S Iパッケージ20の底面から垂直下
方に向けて多数のチップピン21がマトリクス状の配置
にて延長している。
タイプで、L S Iパッケージ20の底面から垂直下
方に向けて多数のチップピン21がマトリクス状の配置
にて延長している。
キャリア30は、LSIパッケージ20とほぼ同一サイ
ズの外形寸法を有する平板であって、その両面は、多層
プリンt−5板への搭載面31と、LSIチップ実装面
32となっている。
ズの外形寸法を有する平板であって、その両面は、多層
プリンt−5板への搭載面31と、LSIチップ実装面
32となっている。
キャリア30のLSIチップ実装面32には、LSIパ
ッケージ20のチップピン21のマトリクス状配置と同
一のマトリクス状に配置したチ/ブビン搭載パッド34
と、該チップピン搭載パッド34に接続部37介して電
気的接続したワイA・ボンディングパソド35と、該ワ
イヤボンディングパノド35に電気的接続したパターン
カット部36とが設けである。
ッケージ20のチップピン21のマトリクス状配置と同
一のマトリクス状に配置したチ/ブビン搭載パッド34
と、該チップピン搭載パッド34に接続部37介して電
気的接続したワイA・ボンディングパソド35と、該ワ
イヤボンディングパノド35に電気的接続したパターン
カット部36とが設けである。
パターンカット部36がワイヤボンディングパッド35
から延長している方向は、第2図に示すように、隣合う
チップピン搭載パッド34に対応するパターンカット部
36毎に、角位相がずれている。
から延長している方向は、第2図に示すように、隣合う
チップピン搭載パッド34に対応するパターンカット部
36毎に、角位相がずれている。
キャリア30の多層プリント基板への搭載面31には、
上記チップピン搭載パッド34のマトリクス状配置と位
相がずれたマトリクス状配置にて半田」接合部33が設
けである。
上記チップピン搭載パッド34のマトリクス状配置と位
相がずれたマトリクス状配置にて半田」接合部33が設
けである。
キャリア30の内部において、ワイヤボンディングパン
ト36と半田接合部33とは、各接続部38 A、38
B、38Cによって電気的接続しである。
ト36と半田接合部33とは、各接続部38 A、38
B、38Cによって電気的接続しである。
中間の接続部38Bは横方向に延長しており、その延長
方向は、上記パターンカット部36の角位相のずれに適
合するように、第2図に示すように、隣合うチップピン
搭載パッド34に対応する接続部38B毎に、角位相が
ずれている。
方向は、上記パターンカット部36の角位相のずれに適
合するように、第2図に示すように、隣合うチップピン
搭載パッド34に対応する接続部38B毎に、角位相が
ずれている。
多層プリント基板100表面層IIには、上記キャリア
30の半田接合部33の配置と同一のマトリクス状に配
置した表面パッド12が形成しである。
30の半田接合部33の配置と同一のマトリクス状に配
置した表面パッド12が形成しである。
39は、キャリア30の半田接合部33と多層プリント
基板10の表面パッド12とを半田付けする半田バンプ
である。
基板10の表面パッド12とを半田付けする半田バンプ
である。
キャリア30のLSIチップ実装面32には、また、デ
ツプビン搭載パッド34の形成エリアの周囲に、整合終
端用抵抗40が薄膜技術によって形成しである。
ツプビン搭載パッド34の形成エリアの周囲に、整合終
端用抵抗40が薄膜技術によって形成しである。
I−の−徂哄
本発明の半導体素子の搭載構造において、組立の階層構
造は任意に設定し得るが、その搭載の手順の一例を説明
すると、主として第1図及び第3図において、まず多層
プリント基板10の表面層11にマトリクス状に配置さ
れた表面パッド12を電気的に接続する。この際表面パ
ッド12は、通常のめっきプロセスあるいは厚膜プロセ
スにより、容易に形成し得る。
造は任意に設定し得るが、その搭載の手順の一例を説明
すると、主として第1図及び第3図において、まず多層
プリント基板10の表面層11にマトリクス状に配置さ
れた表面パッド12を電気的に接続する。この際表面パ
ッド12は、通常のめっきプロセスあるいは厚膜プロセ
スにより、容易に形成し得る。
また、各LSIパッケージ20のチップピン21の配置
に合わせた配置のチップピン搭載パッド34と、多層プ
リント基板10の表面パッド12の配置に合わせた配置
の半田接合部33と、これらを電気的接続する接続部3
7、ワイヤボンディングパント35、パターンカット部
36、接41部38Δ、38B、38Cを有し、且つ整
合終端用)氏抗40を薄膜技術により形成してなる構造
の各キャリア30を製造する。
に合わせた配置のチップピン搭載パッド34と、多層プ
リント基板10の表面パッド12の配置に合わせた配置
の半田接合部33と、これらを電気的接続する接続部3
7、ワイヤボンディングパント35、パターンカット部
36、接41部38Δ、38B、38Cを有し、且つ整
合終端用)氏抗40を薄膜技術により形成してなる構造
の各キャリア30を製造する。
多層プリント基+iioの各表面パッド12に、キャリ
ア30の各半田接合部33を、錫と鉛の共晶半田で半田
付けすることにより、多層プリント基1反10にキャリ
ア30を固定及び電気的接続する。
ア30の各半田接合部33を、錫と鉛の共晶半田で半田
付けすることにより、多層プリント基1反10にキャリ
ア30を固定及び電気的接続する。
キャリア30の各チップピン搭載パッド34に、LSI
パッケージ20の各チップピン21を、低温半田にて半
0]付けすることにより、キャリア30にLSIパ、ケ
ージ20を固定及び電気的接1Vlする。
パッケージ20の各チップピン21を、低温半田にて半
0]付けすることにより、キャリア30にLSIパ、ケ
ージ20を固定及び電気的接1Vlする。
以上により半導体素子の搭載構造が完成する。
彰単
次ぎに回路の変更や修復等の必要のために行う改造の作
業について説明する。
業について説明する。
改造が必要なチップピン21に対応するパターンカット
部36を、第4図に示すよ・うにカットする。
部36を、第4図に示すよ・うにカットする。
このパターン力・ノド部36に接続していたワイヤボン
ディングパント35を、改造用ワイヤ42により他の適
宜のパッドに電気的接続する。
ディングパント35を、改造用ワイヤ42により他の適
宜のパッドに電気的接続する。
これにより旧ii■の回路部分が廃止されるとともに、
新たな回路部分が構成される。
新たな回路部分が構成される。
、割缶例の作用・U
次ぎにこの実施例に基づいて本発明の作用・効果を説明
する。
する。
従来、改造用構造を設ける場合に、多層プリント基板の
広い表面層の全体に渡って形成すべきであった複雑且つ
微細な表面層は、この実施例で′は、LSIパッケージ
20と1よぼ同一の大きさでLSIバ・7ケージ20と
同数だけあるキャリア30上に分割して形成すればよい
から、製造歩留まりが大幅に改良可能である。
広い表面層の全体に渡って形成すべきであった複雑且つ
微細な表面層は、この実施例で′は、LSIパッケージ
20と1よぼ同一の大きさでLSIバ・7ケージ20と
同数だけあるキャリア30上に分割して形成すればよい
から、製造歩留まりが大幅に改良可能である。
また、なんらかの原因でキャリア30上の表面パターン
がダメージを受けた場合にこれを回復するには、キャリ
ア30を交換すればよく、経ン斉性に優れている。しか
も、そのためにはキャリア30と多層プリント基板10
との半田付は及びキャリア30とLSIパッケージ20
との半田付けを解いた後、キャリア30を替えて上記と
同様の搭載の手順を行えばよいから、回復作業が簡単で
ある。
がダメージを受けた場合にこれを回復するには、キャリ
ア30を交換すればよく、経ン斉性に優れている。しか
も、そのためにはキャリア30と多層プリント基板10
との半田付は及びキャリア30とLSIパッケージ20
との半田付けを解いた後、キャリア30を替えて上記と
同様の搭載の手順を行えばよいから、回復作業が簡単で
ある。
多層プリント基板10の表面パターンの形状は、キャリ
ア30の半田バンプ39を接続するための表面パッドの
みを配置すればよく、従って、当該パターンの簡略化が
図れる。
ア30の半田バンプ39を接続するための表面パッドの
みを配置すればよく、従って、当該パターンの簡略化が
図れる。
更に、付随効果として、高発熱のLSIチップと熱容量
の大きいセラミック基板との間にキャリア30を挿入す
る構造であるから、キャリア30がLSIパンケージ2
0と多層プリント基板10との温度差のバッファーとな
り、発生歪を分散して高い信頼性を確保することができ
る。
の大きいセラミック基板との間にキャリア30を挿入す
る構造であるから、キャリア30がLSIパンケージ2
0と多層プリント基板10との温度差のバッファーとな
り、発生歪を分散して高い信頼性を確保することができ
る。
特に基板材が有機材料の場合には、上記温度差によって
多層プリント基板10とLSIパッケージ20との間に
大きな熱膨張差を生じるが、キャリア30はこの熱膨張
差を吸収するバッファーの役目を果たすから、この点に
おいても高倍aiff度を得ることが可能である。
多層プリント基板10とLSIパッケージ20との間に
大きな熱膨張差を生じるが、キャリア30はこの熱膨張
差を吸収するバッファーの役目を果たすから、この点に
おいても高倍aiff度を得ることが可能である。
改造作業はキャリア30の表面において行えばよいから
、その作業性が優れている。
、その作業性が優れている。
キャリア30の表面には、薄膜技術により終端抵抗40
を形成することができるので、その実装構造を簡略化す
ることができ、且つスペースの節減により実装密度の向
上が可能である。
を形成することができるので、その実装構造を簡略化す
ることができ、且つスペースの節減により実装密度の向
上が可能である。
〔発明の効果]
以上述べてきたように、本発明によれば、簡易な構成で
、多層プリント基板とLSIパッケージとの間に改造用
構造を持ったキャリアを介在させることにより、微細表
面層形成時の歩留まりが向上し、微細表面パターンの破
損時の対策の改善が行われ、更にはLSIパッケージの
多層プリント基板上への高密度実装が実現され、半田接
合部の信頼性が高くなり、必要に応じて終端抵抗の多層
プリント基板への効率的な搭載によって一層の高密度実
装が可能となり、実用的には極めて有用である。
、多層プリント基板とLSIパッケージとの間に改造用
構造を持ったキャリアを介在させることにより、微細表
面層形成時の歩留まりが向上し、微細表面パターンの破
損時の対策の改善が行われ、更にはLSIパッケージの
多層プリント基板上への高密度実装が実現され、半田接
合部の信頼性が高くなり、必要に応じて終端抵抗の多層
プリント基板への効率的な搭載によって一層の高密度実
装が可能となり、実用的には極めて有用である。
第1図は本発明の実施例を示す正面図、第2図は第1図
のキャリアの部分を示す斜視図、 第3図はLSIパッケージの搭載状態の部分を示す展開
断面図、 第4図は改造後の展開断面図、 第5図は従来構造の正面図である。 第1図から第4図までにおいて、 10は多層プリント基板、 12は多層プリント基千反の表面パッド、20はLSI
パッケージ、 21はLSIパッケージのチップピン、30はキャリア
、 31はキャリアの多層プリント基板への搭載面、 32はキャリアのL S Iチップ実装面、33は半田
接合部、 34はチップピン搭載パッド、 35はワイヤボンディングバソド、 36はパターンカット部、 40は整合終端用抵抗である。
のキャリアの部分を示す斜視図、 第3図はLSIパッケージの搭載状態の部分を示す展開
断面図、 第4図は改造後の展開断面図、 第5図は従来構造の正面図である。 第1図から第4図までにおいて、 10は多層プリント基板、 12は多層プリント基千反の表面パッド、20はLSI
パッケージ、 21はLSIパッケージのチップピン、30はキャリア
、 31はキャリアの多層プリント基板への搭載面、 32はキャリアのL S Iチップ実装面、33は半田
接合部、 34はチップピン搭載パッド、 35はワイヤボンディングバソド、 36はパターンカット部、 40は整合終端用抵抗である。
Claims (3)
- (1)多層プリント基板(10)とLSIパッケージ(
20)との間にキャリア(30)を介在させ、 上記キャリア(30)は、該キャリア(30)を多層プ
リント基板(10)へ搭載する多層プリント基板への搭
載面(31)と、該LSIパッケージ(20)を該キャ
リア(30)へ実装するLSIチップ実装面(32)と
を有し、 上記キャリア(30)は、該多層プリント基板への搭載
面(31)には、該多層プリント基板(10)の表面パ
ッド(12)に電気的接続を行う半田接合部(33)を
有し、 上記キャリア(30)は、該LSIチップ実装面(32
)には、該LSIパッケージ(20)のチップピン(2
1)を搭載するチップピン搭載パッド(34)と、該チ
ップピン搭載パッド(34)に電気的接続され且つ改造
時に改造用ワイヤを接続するためのワイヤボンディング
パッド(35)と、該ワイヤボンディングパッド(35
)及び該半田接合部(33)のそれぞれに電気的接続さ
れ且つ改造時にカットするためのパターンカット部(3
6)とを有することを特徴とする半導体素子の搭載構造
。 - (2)上記キャリア(30)は、該キャリア(30)の
表面に整合終端用抵抗(40)が形成されていることを
特徴とする特許請求の範囲第1項記載の半導体素子の搭
載構造。 - (3)上記キャリア(30)の該多層プリント基板(1
0)への搭載面(31)において、該半田接合部(33
)はマトリクス状に配置されており、 上記キャリア(30)の該LSIチップ実装面(32)
において、該チップピン搭載パッド(34)はマトリク
ス状に配置してあることを特徴とする特許請求の範囲第
1項記載の半導体素子の搭載構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62019971A JPH0714016B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の搭載構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62019971A JPH0714016B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の搭載構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63187653A true JPS63187653A (ja) | 1988-08-03 |
JPH0714016B2 JPH0714016B2 (ja) | 1995-02-15 |
Family
ID=12014080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62019971A Expired - Fee Related JPH0714016B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体素子の搭載構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0714016B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5772451A (en) * | 1993-11-16 | 1998-06-30 | Form Factor, Inc. | Sockets for electronic components and methods of connecting to electronic components |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000036646A1 (fr) * | 1998-12-14 | 2000-06-22 | Fujitsu Limited | Adaptateur de montage pour boitier de grille matricielle a billes, structure de montage pour ce type de boitier utilisant l'adaptateur, et procede de reparation du boitier en question |
-
1987
- 1987-01-30 JP JP62019971A patent/JPH0714016B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5772451A (en) * | 1993-11-16 | 1998-06-30 | Form Factor, Inc. | Sockets for electronic components and methods of connecting to electronic components |
US6669489B1 (en) | 1993-11-16 | 2003-12-30 | Formfactor, Inc. | Interposer, socket and assembly for socketing an electronic component and method of making and using same |
US6913468B2 (en) | 1993-11-16 | 2005-07-05 | Formfactor, Inc. | Methods of removably mounting electronic components to a circuit board, and sockets formed by the methods |
Also Published As
Publication number | Publication date |
---|---|
JPH0714016B2 (ja) | 1995-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3239909B2 (ja) | 積層可能な三次元マルチチップ半導体デバイスとその製法 | |
US6525414B2 (en) | Semiconductor device including a wiring board and semiconductor elements mounted thereon | |
US5729440A (en) | Solder hierarchy for chip attachment to substrates | |
KR100276054B1 (ko) | 집적회로칩패키지 | |
KR0161365B1 (ko) | 전자 부품 및 전자 부품 접속 구조체 | |
US20010039724A1 (en) | Method and apparatus for mounting circuit elements on a printed wiring board | |
JP3137977B2 (ja) | 多数のリードビンを有する半導体装置 | |
JPH05102262A (ja) | 半導体装置及びそれを実装した実装装置 | |
EP0336359A3 (en) | Semiconductor package | |
JPH07170098A (ja) | 電子部品の実装構造および実装方法 | |
JPH10256429A (ja) | 半導体パッケージ | |
JP2792473B2 (ja) | マルチチップモジュール | |
JPH05102382A (ja) | I/oピンの修理構造および修理方法 | |
US6372543B1 (en) | Wrap-around interconnect for fine pitch ball grid array | |
JPS63187653A (ja) | 半導体素子の搭載構造 | |
JPH04137692A (ja) | プリント基板の改造方法 | |
JP2001284520A (ja) | 半導体チップ搭載用の配線基板、配線基板の製造方法、中継接続用の配線基板、半導体装置および半導体装置間接続構造 | |
JP4046854B2 (ja) | ピン付きプリント配線板の製造方法 | |
JP2837521B2 (ja) | 半導体集積回路装置およびその配線変更方法 | |
JP3334958B2 (ja) | 半導体パッケージ及び半導体パッケージの製造方法 | |
JPH02122556A (ja) | 半導体装置の実装方法 | |
CN115497901B (zh) | 改善凸点开裂失效的高密度封装装置和方法 | |
JP2728074B2 (ja) | テープキャリアパッケージのスタック構造 | |
JPH0645763A (ja) | 印刷配線板 | |
JP3128324B2 (ja) | 半導体用セラミックス多層パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |