JP3128324B2 - 半導体用セラミックス多層パッケージ - Google Patents
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- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体用セラミックス
多層パッケージに関する。
多層パッケージに関する。
【０００２】
【従来の技術】近年、半導体チップの高集積化や高速化
が急速に進むにつれて、半導体チップの入出力信号数は
飛躍的に増大する傾向にある。このような半導体チップ
の信号数の増大に伴い、これを実装するパッケージとし
ては、内部にMoや W等の同時焼成配線層を有し、かつ表
面にAlやAu等による薄膜配線層を有するセラミックス多
層基板が多用されつつある。これは、表面配線を薄膜形
成技術で作製することにより、配線ピッチを60μm 程度
まで狭ピッチ化することができ、これにより高密度配線
を容易に形成することができるためである。
が急速に進むにつれて、半導体チップの入出力信号数は
飛躍的に増大する傾向にある。このような半導体チップ
の信号数の増大に伴い、これを実装するパッケージとし
ては、内部にMoや W等の同時焼成配線層を有し、かつ表
面にAlやAu等による薄膜配線層を有するセラミックス多
層基板が多用されつつある。これは、表面配線を薄膜形
成技術で作製することにより、配線ピッチを60μm 程度
まで狭ピッチ化することができ、これにより高密度配線
を容易に形成することができるためである。
【０００３】ただし、薄膜表面配線層の形成ピッチは、
上記したように狭ピッチ化できるものの、内部配線層と
薄膜表面配線層とを電気的に接続するビアホールは、現
状、250μm 程度が形成ピッチの限界となっている。こ
のため、薄膜表面配線層には、単に半導体チップとの電
気的接続パッド（以下、 MLBパッドと記す）としての機
能だけでなく、この MLBパッドとビアホールとを繋ぐ信
号配線としての機能をも持たせなければならない。
上記したように狭ピッチ化できるものの、内部配線層と
薄膜表面配線層とを電気的に接続するビアホールは、現
状、250μm 程度が形成ピッチの限界となっている。こ
のため、薄膜表面配線層には、単に半導体チップとの電
気的接続パッド（以下、 MLBパッドと記す）としての機
能だけでなく、この MLBパッドとビアホールとを繋ぐ信
号配線としての機能をも持たせなければならない。
【０００４】このように、薄膜表面配線層を信号配線と
しても使用する場合、上述したように MLBパッドの形成
ピッチとビアホールの形成ピッチが大きく異なるため、
表面薄膜配線層による信号配線の長さは長くなる傾向に
ある。例えば、従来の半導体パッケージにおいては、ビ
アホール列はセラミックス多層基板の周辺部に形成する
ことが一般的であった。このようなビアホール列と半導
体チップ搭載部の周囲に設けられる MLBパッドとを、薄
膜配線による信号線で接続する場合、個々の接続を考慮
すると、全体的に薄膜信号配線の長さが長くなり、場合
によっては表面の薄膜信号配線長が全信号配線長の半分
以上となることがあった。
しても使用する場合、上述したように MLBパッドの形成
ピッチとビアホールの形成ピッチが大きく異なるため、
表面薄膜配線層による信号配線の長さは長くなる傾向に
ある。例えば、従来の半導体パッケージにおいては、ビ
アホール列はセラミックス多層基板の周辺部に形成する
ことが一般的であった。このようなビアホール列と半導
体チップ搭載部の周囲に設けられる MLBパッドとを、薄
膜配線による信号線で接続する場合、個々の接続を考慮
すると、全体的に薄膜信号配線の長さが長くなり、場合
によっては表面の薄膜信号配線長が全信号配線長の半分
以上となることがあった。
【０００５】ところで、薄膜による表面配線層は、内部
配線層に比べて単位長さ当りの抵抗値が高いために、上
述したように表面の薄膜信号配線長が長くなると、パッ
ケージ全体の高抵抗化を招くこととなる。このことは、
半導体チップの高速動作化や低電力化等を図る上で大き
な障害となる。特に、高速動作型の半導体チップにおい
ては、パッケージ全体としての信号配線の高抵抗化によ
って、クロストークが増大して誤動作等を招きやすくな
る等、動作性能の低下を招いてしまう。また、薄膜表面
配線層の形成範囲が大きくなると、後工程のめっき工程
や搬送時等において、配線上にゴミ等の微細な導電性物
質が付着する可能性が高くなり、これによりショート等
が起こりやすくなる等、不良発生率も高まるという問題
も有している。
配線層に比べて単位長さ当りの抵抗値が高いために、上
述したように表面の薄膜信号配線長が長くなると、パッ
ケージ全体の高抵抗化を招くこととなる。このことは、
半導体チップの高速動作化や低電力化等を図る上で大き
な障害となる。特に、高速動作型の半導体チップにおい
ては、パッケージ全体としての信号配線の高抵抗化によ
って、クロストークが増大して誤動作等を招きやすくな
る等、動作性能の低下を招いてしまう。また、薄膜表面
配線層の形成範囲が大きくなると、後工程のめっき工程
や搬送時等において、配線上にゴミ等の微細な導電性物
質が付着する可能性が高くなり、これによりショート等
が起こりやすくなる等、不良発生率も高まるという問題
も有している。
【０００６】
【発明が解決しようとする課題】上述したように、薄膜
表面配線層を利用したセラミックス多層パッケージは、
配線の高密度化に対して容易に対応可能ではあるもの
の、従来の一般的な配線設計では表面の薄膜信号配線長
が長くなり、半導体パッケージ全体としての高抵抗化や
パッケージ形状の大型化を招いたり、また後工程でショ
ートが発生しやすい等、解決しなければならない問題も
多い。
表面配線層を利用したセラミックス多層パッケージは、
配線の高密度化に対して容易に対応可能ではあるもの
の、従来の一般的な配線設計では表面の薄膜信号配線長
が長くなり、半導体パッケージ全体としての高抵抗化や
パッケージ形状の大型化を招いたり、また後工程でショ
ートが発生しやすい等、解決しなければならない問題も
多い。
【０００７】本発明は、このような課題に対処してなさ
れたもので、パッケージ全体としての信号配線の低抵抗
化やパッケージ形状の小型化を達成すると共に、不良発
生を抑制することを可能にした、高速デバイスへの対応
を図った半導体用セラミックス多層パッケージを提供す
ることを目的としている。
れたもので、パッケージ全体としての信号配線の低抵抗
化やパッケージ形状の小型化を達成すると共に、不良発
生を抑制することを可能にした、高速デバイスへの対応
を図った半導体用セラミックス多層パッケージを提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明の半導体用セラミ
ックス多層パッケージは、内部信号配線層と、一端部に
接続パッドが設けられた薄膜表面信号配線層とを有する
と共に、前記内部信号配線層と薄膜表面信号配線層の他
端部とがビアホールにより電気的に接続された半導体用
セラミックス多層パッケージにおいて、前記ビアホール
は前記接続パッド列の両側に沿って設けられ、前記薄膜
表面信号配線層による信号配線長を全信号配線長の１／
２以下とし、かつ各々の表面信号配線の長さを３ｍｍ以
下とすることを特徴としている。また、本発明の半導体
用セラミックス多層パッケージでは、配線抵抗が１Ω以
下であることが好ましい。
ックス多層パッケージは、内部信号配線層と、一端部に
接続パッドが設けられた薄膜表面信号配線層とを有する
と共に、前記内部信号配線層と薄膜表面信号配線層の他
端部とがビアホールにより電気的に接続された半導体用
セラミックス多層パッケージにおいて、前記ビアホール
は前記接続パッド列の両側に沿って設けられ、前記薄膜
表面信号配線層による信号配線長を全信号配線長の１／
２以下とし、かつ各々の表面信号配線の長さを３ｍｍ以
下とすることを特徴としている。また、本発明の半導体
用セラミックス多層パッケージでは、配線抵抗が１Ω以
下であることが好ましい。
【０００９】
【作用】本発明の半導体用セラミックス多層パッケージ
においては、内部信号配線層に比べて単位長さ当りの抵
抗値が高い薄膜表面信号配線層の長さを、全信号配線長
の 1/2以下と短くしている。これは、ビアホール列を複
数とすることにより、さらにはビアホール列を接続パッ
ド列の両側に沿って設けることにより達成している。こ
れにより、パッケージ全体として低抵抗化することがで
き、高速動作型の半導体チップ等を搭載した場合におい
ても、良好に動作させることができる。また、ビアホー
ル列を複数とすることにより、薄膜表面信号配線層の形
成面積を小さくすることができるため、パッケージの小
型化を容易に図ることができると共に、ショート等の発
生も抑制することができる。
においては、内部信号配線層に比べて単位長さ当りの抵
抗値が高い薄膜表面信号配線層の長さを、全信号配線長
の 1/2以下と短くしている。これは、ビアホール列を複
数とすることにより、さらにはビアホール列を接続パッ
ド列の両側に沿って設けることにより達成している。こ
れにより、パッケージ全体として低抵抗化することがで
き、高速動作型の半導体チップ等を搭載した場合におい
ても、良好に動作させることができる。また、ビアホー
ル列を複数とすることにより、薄膜表面信号配線層の形
成面積を小さくすることができるため、パッケージの小
型化を容易に図ることができると共に、ショート等の発
生も抑制することができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は、本発明の一実施例の半導体用セラ
ミックス多層パッケージの構成を示す断面図である。図
１に示すセラミックス多層パッケージ１は、基本的には
複数のセラミックス層２を多層一体化したセラミックス
多層配線基板３により構成されている。このセラミック
ス多層配線基板３の各セラミックス層２上には、所定の
配線パターンを有する内部信号配線層４、さらには接地
層や電源層等が設けられている。
ミックス多層パッケージの構成を示す断面図である。図
１に示すセラミックス多層パッケージ１は、基本的には
複数のセラミックス層２を多層一体化したセラミックス
多層配線基板３により構成されている。このセラミック
ス多層配線基板３の各セラミックス層２上には、所定の
配線パターンを有する内部信号配線層４、さらには接地
層や電源層等が設けられている。
【００１２】ここで、セラミックス多層配線基板３の材
質は、特に限定されるものではないが、本発明のパッケ
ージは高集積素子や高速演算素子等を主な対象素子とし
ているため、熱伝導性に優れたセラミックス材料、例え
ば窒化アルミニウムを用いることが好ましい。高集積素
子や高速演算素子は放熱量が大きいため、窒化アルミニ
ウムのような高熱伝導性セラミックス材料を用いること
により、より信頼性の向上を図ることができる。
質は、特に限定されるものではないが、本発明のパッケ
ージは高集積素子や高速演算素子等を主な対象素子とし
ているため、熱伝導性に優れたセラミックス材料、例え
ば窒化アルミニウムを用いることが好ましい。高集積素
子や高速演算素子は放熱量が大きいため、窒化アルミニ
ウムのような高熱伝導性セラミックス材料を用いること
により、より信頼性の向上を図ることができる。
【００１３】上記セラミックス多層配線基板３の一方の
主面３ａは、半導体チップ搭載面となる。この半導体チ
ップ搭載面３ａには、スパッタ法や蒸着法等の薄膜形成
技術を利用した薄膜表面配線層５が形成されている。薄
膜表面配線層５は、搭載される半導体チップとの電気的
な接続部となる接続パッド(MLBパッド）６と薄膜表面信
号配線７とから構成されている。 MLBパッド６は、薄膜
表面信号配線７の一端部に設けられている。そして、薄
膜表面信号配線７の他端部と内部信号配線層４とは、ビ
アホール８によりそれぞれ電気的に接続されており、こ
れらのビアホール８は複数列により構成されている。な
お、図中９は半導体チップの搭載部である。また、内部
信号配線層４の他端部には、リードピン側ビアホール１
０が接続されている。このリードピン側ビアホール１０
によって、内部信号配線の他方の端部はセラミックス多
層配線基板３の他方の主面３ｂに到達している。
主面３ａは、半導体チップ搭載面となる。この半導体チ
ップ搭載面３ａには、スパッタ法や蒸着法等の薄膜形成
技術を利用した薄膜表面配線層５が形成されている。薄
膜表面配線層５は、搭載される半導体チップとの電気的
な接続部となる接続パッド(MLBパッド）６と薄膜表面信
号配線７とから構成されている。 MLBパッド６は、薄膜
表面信号配線７の一端部に設けられている。そして、薄
膜表面信号配線７の他端部と内部信号配線層４とは、ビ
アホール８によりそれぞれ電気的に接続されており、こ
れらのビアホール８は複数列により構成されている。な
お、図中９は半導体チップの搭載部である。また、内部
信号配線層４の他端部には、リードピン側ビアホール１
０が接続されている。このリードピン側ビアホール１０
によって、内部信号配線の他方の端部はセラミックス多
層配線基板３の他方の主面３ｂに到達している。
【００１４】上記 MLBパッド６とビアホール８とは、例
えば図２に示すよう配線パターンを有する薄膜表面信号
配線７により接続されている。図２を参照して、 MLBパ
ッド６とビアホール８との一接続例について述べる。 M
LBパッド列１１は、薄膜配線により狭ピッチで、例えば
100μm 程度の形成ピッチ（図中、ｔ1 で示す）で形成
されており、この MLBパッド列１１の両側にビアホール
列１２が設けられている。この実施例では、 MLBパッド
列１１の両側に沿って、それぞれ 2列づつビアホール列
（１２ａと１２ｂ、１２ｃと１２ｄ）を設けている。そ
して、 MLBパッド列１１に近接するビアホール列１２
ｂ、１２ｃから MLBパッド６に対して交互に薄膜表面信
号配線７を設けると共に、それらの間に、 MLBパッド列
１１から離れたビアホール列１２ａ、１２ｄから MLBパ
ッド６に対して交互に薄膜表面信号配線７を設けてい
る。
えば図２に示すよう配線パターンを有する薄膜表面信号
配線７により接続されている。図２を参照して、 MLBパ
ッド６とビアホール８との一接続例について述べる。 M
LBパッド列１１は、薄膜配線により狭ピッチで、例えば
100μm 程度の形成ピッチ（図中、ｔ1 で示す）で形成
されており、この MLBパッド列１１の両側にビアホール
列１２が設けられている。この実施例では、 MLBパッド
列１１の両側に沿って、それぞれ 2列づつビアホール列
（１２ａと１２ｂ、１２ｃと１２ｄ）を設けている。そ
して、 MLBパッド列１１に近接するビアホール列１２
ｂ、１２ｃから MLBパッド６に対して交互に薄膜表面信
号配線７を設けると共に、それらの間に、 MLBパッド列
１１から離れたビアホール列１２ａ、１２ｄから MLBパ
ッド６に対して交互に薄膜表面信号配線７を設けてい
る。
【００１５】上述したような配線パターンで薄膜表面信
号配線７を設けることにより、例えば各ビアホール８を
400μm ピッチ（図中、ｔ2 で示す）で形成した上で、
薄膜表面信号配線７の長さをいずれも 0.5mm以下、具体
的には MLBパッド列１０から離れたビアホール列１２
ａ、１２ｄから MLBパッド６への薄膜表面信号配線７に
おいても長さ0.48mm（図中、ｔ3 で示す）と、極めて短
くすることが可能であった。
号配線７を設けることにより、例えば各ビアホール８を
400μm ピッチ（図中、ｔ2 で示す）で形成した上で、
薄膜表面信号配線７の長さをいずれも 0.5mm以下、具体
的には MLBパッド列１０から離れたビアホール列１２
ａ、１２ｄから MLBパッド６への薄膜表面信号配線７に
おいても長さ0.48mm（図中、ｔ3 で示す）と、極めて短
くすることが可能であった。
【００１６】そして、この実施例においては、セラミッ
クス多層配線基板３の形状を25mm×25mm×2mmtとしてお
り、全体の信号配線長は 6mmで設計しているため、表面
信号配線長を全信号配線長の 1/4以下とすることが可能
であった。また、このセラミックス多層パッケージ１に
金めっきを施したところ、ショートの発生は認められ
ず、また配線抵抗は 1Ω以下となり、健全なパッケージ
が得られた。このように、全信号配線長に対する表面信
号配線長の比率を 1/2以下、さらに望ましくは1/4以下
とすることによって、パッケージの低抵抗化が達成され
る。なお、表面信号配線７の具体的な長さとしては 3mm
以下とすることが好ましく、さらに好ましくは 1mm以下
であり、望ましくは 0.5mm以下である。
クス多層配線基板３の形状を25mm×25mm×2mmtとしてお
り、全体の信号配線長は 6mmで設計しているため、表面
信号配線長を全信号配線長の 1/4以下とすることが可能
であった。また、このセラミックス多層パッケージ１に
金めっきを施したところ、ショートの発生は認められ
ず、また配線抵抗は 1Ω以下となり、健全なパッケージ
が得られた。このように、全信号配線長に対する表面信
号配線長の比率を 1/2以下、さらに望ましくは1/4以下
とすることによって、パッケージの低抵抗化が達成され
る。なお、表面信号配線７の具体的な長さとしては 3mm
以下とすることが好ましく、さらに好ましくは 1mm以下
であり、望ましくは 0.5mm以下である。
【００１７】上述したようなセラミックス多層パッケー
ジ１は、例えば以下のようにして作製される。すなわ
ち、まず各セラミックス層２に対応するセラミックスグ
リーンシートを作製し、これらにスールーホールを形成
した後、 WやMo等を含む導体ペーストを所望の配線形状
に塗布すると共に、スールーホール内に導体ペーストを
充填する。次いで、これらセラミックスグリーンシート
を積層した後、グリーンシートと導体ペーストを同時焼
成して、内部信号配線層４や各ビアホール８、１０、さ
らには接地層や電源層等を有するセラミックス多層基板
３を作製する。
ジ１は、例えば以下のようにして作製される。すなわ
ち、まず各セラミックス層２に対応するセラミックスグ
リーンシートを作製し、これらにスールーホールを形成
した後、 WやMo等を含む導体ペーストを所望の配線形状
に塗布すると共に、スールーホール内に導体ペーストを
充填する。次いで、これらセラミックスグリーンシート
を積層した後、グリーンシートと導体ペーストを同時焼
成して、内部信号配線層４や各ビアホール８、１０、さ
らには接地層や電源層等を有するセラミックス多層基板
３を作製する。
【００１８】次に、セラミックス多層基板３の上面３ａ
に、スパッタ法や蒸着法等を利用して、AlやAu等からな
る薄膜表面配線層５(MLBパッド６や薄膜表面信号配線７
等）を所望の配線パターンで形成する。なお、薄膜表面
配線層５上には、必要に応じてAuめっき等を施す。この
ような各工程を経ることにより、セラミックス多層パッ
ケージ１が得られる。
に、スパッタ法や蒸着法等を利用して、AlやAu等からな
る薄膜表面配線層５(MLBパッド６や薄膜表面信号配線７
等）を所望の配線パターンで形成する。なお、薄膜表面
配線層５上には、必要に応じてAuめっき等を施す。この
ような各工程を経ることにより、セラミックス多層パッ
ケージ１が得られる。
【００１９】この実施例のセラミックス多層パッケージ
１においては、ビアホール列１２を複数とすると共に、
MLBパッド列１１の両側にそれぞれ設けているため、内
部信号配線層４に比べて単位長さ当りの抵抗値が高い薄
膜表面信号配線７の長さを短くすること、すなわち表面
信号配線長を全信号配線長の 1/2以下とすることができ
る。これにより、パッケージ全体として低抵抗化するこ
とができ、高速動作型の半導体チップ等を搭載した場合
においても、良好に動作させることが可能となる。ま
た、薄膜表面配線層５の形成面積を小さくすることがで
きるため、パッケージ自体の小型化を図ることができる
と共に、後工程のめっき工程や搬送時等におけるショー
トの発生を抑制することができ、製造歩留の向上をも図
ることができる。
１においては、ビアホール列１２を複数とすると共に、
MLBパッド列１１の両側にそれぞれ設けているため、内
部信号配線層４に比べて単位長さ当りの抵抗値が高い薄
膜表面信号配線７の長さを短くすること、すなわち表面
信号配線長を全信号配線長の 1/2以下とすることができ
る。これにより、パッケージ全体として低抵抗化するこ
とができ、高速動作型の半導体チップ等を搭載した場合
においても、良好に動作させることが可能となる。ま
た、薄膜表面配線層５の形成面積を小さくすることがで
きるため、パッケージ自体の小型化を図ることができる
と共に、後工程のめっき工程や搬送時等におけるショー
トの発生を抑制することができ、製造歩留の向上をも図
ることができる。
【００２０】なお、本発明のセラミックス多層パッケー
ジにおいて、薄膜表面配線層５の配線パターンは図２に
示したパターンに限られるものではなく、表面信号配線
長を全信号配線長の 1/2以下とすることができれば、種
々の配線パターンを使用することが可能である。
ジにおいて、薄膜表面配線層５の配線パターンは図２に
示したパターンに限られるものではなく、表面信号配線
長を全信号配線長の 1/2以下とすることができれば、種
々の配線パターンを使用することが可能である。
【００２１】ところで、ビアホール列を複数列とすると
いう点からは、薄膜表面配線層５のパターンを、例えば
図３に示すような配線パターンとすることも可能である
が、これでは表面信号配線が長くなり、表面信号配線長
を全信号配線長の 1/2以下とすることができず、パッケ
ージの高抵抗化や不良発生の増大を招いてしまう。具体
的に、図３に示すような配線パターンを上記実施例と同
一の設計ルールで作製したところ、配線長は 5mm以上
（図中、ｔ4 で示す）となり、金めっき後に配線部での
ショートが 10%発生した。また、配線抵抗は 1Ωを超
え、パッケージとしては到底使用することができないも
のであった。
いう点からは、薄膜表面配線層５のパターンを、例えば
図３に示すような配線パターンとすることも可能である
が、これでは表面信号配線が長くなり、表面信号配線長
を全信号配線長の 1/2以下とすることができず、パッケ
ージの高抵抗化や不良発生の増大を招いてしまう。具体
的に、図３に示すような配線パターンを上記実施例と同
一の設計ルールで作製したところ、配線長は 5mm以上
（図中、ｔ4 で示す）となり、金めっき後に配線部での
ショートが 10%発生した。また、配線抵抗は 1Ωを超
え、パッケージとしては到底使用することができないも
のであった。
【００２２】前述したセラミックス多層パッケージ１を
用いて、半導体パッケージを構成するには、例えば図４
に示すように、セラミックス多層基板３の上面３ａ側に
設けられた半導体チップ搭載部９上に、半導体チップ２
１を接合搭載すると共に、この半導体チップ２１と MLB
パッド６とをボンディングワイヤ２２を介して電気的に
接続する。この半導体チップ２１は、例えば窒化アルミ
ニウム製の断面コ字状封止部材２３をセラミックス多層
基板３に接合することにより、気密封止される。そし
て、セラミックス多層基板３の下面３ｂ側に、リードピ
ン２４をリードピン側ビアホール１０と電気的に接続さ
れるように接合することにより、半導体パッケージが得
られる。
用いて、半導体パッケージを構成するには、例えば図４
に示すように、セラミックス多層基板３の上面３ａ側に
設けられた半導体チップ搭載部９上に、半導体チップ２
１を接合搭載すると共に、この半導体チップ２１と MLB
パッド６とをボンディングワイヤ２２を介して電気的に
接続する。この半導体チップ２１は、例えば窒化アルミ
ニウム製の断面コ字状封止部材２３をセラミックス多層
基板３に接合することにより、気密封止される。そし
て、セラミックス多層基板３の下面３ｂ側に、リードピ
ン２４をリードピン側ビアホール１０と電気的に接続さ
れるように接合することにより、半導体パッケージが得
られる。
【００２３】なお、本発明の半導体用セラミックス多層
パッケージは、上記したようなキャビティアップ型のＰ
ＧＡパッケージに限らず、種々の半導体パッケージに使
用することが可能である。
パッケージは、上記したようなキャビティアップ型のＰ
ＧＡパッケージに限らず、種々の半導体パッケージに使
用することが可能である。
【００２４】
【発明の効果】以上説明したように、本発明の半導体用
セラミックス多層パッケージによれば、パッケージ全体
としての信号配線の低抵抗化やパッケージ形状の小型化
を容易に図ることができ、さらにはショート等の不良発
生率をも抑制することができる。よって、信頼性に優れ
ると共に、高速デバイス等に対しても対応できるセラミ
ックス多層パッケージを安定して提供することが可能と
なる。
セラミックス多層パッケージによれば、パッケージ全体
としての信号配線の低抵抗化やパッケージ形状の小型化
を容易に図ることができ、さらにはショート等の不良発
生率をも抑制することができる。よって、信頼性に優れ
ると共に、高速デバイス等に対しても対応できるセラミ
ックス多層パッケージを安定して提供することが可能と
なる。
【図１】本発明の一実施例の半導体用セラミックス多層
パッケージの構成を示す断面図である。
パッケージの構成を示す断面図である。
【図２】図１に示すセラミックス多層パッケージの薄膜
表面配線層パターンの一例を示す図である。
表面配線層パターンの一例を示す図である。
【図３】本発明との比較として掲げた薄膜表面配線層の
パターンを示す図である。
パターンを示す図である。
【図４】図１に示すセラミックス多層パッケージを用い
て構成した半導体パッケージの一例を示す断面図であ
る。
て構成した半導体パッケージの一例を示す断面図であ
る。
１……セラミックス多層パッケージ ２……セラミックス層 ３……セラミックス多層配線基板 ４……内部信号配線層 ５……薄膜表面配線層 ６…… MLBパッド ７……表面信号配線 ８……ビアホール １１… MLBパッド列 １２…ビアホール列
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12
Claims (2)
- 【請求項１】 内部信号配線層と、一端部に接続パッド
が設けられた薄膜表面信号配線層とを有すると共に、前
記内部信号配線層と薄膜表面信号配線層の他端部とがビ
アホールにより電気的に接続された半導体用セラミック
ス多層パッケージにおいて、 前記ビアホールは前記接続パッド列の両側に沿って設け
られ、前記薄膜表面信号配線層による信号配線長を全信
号配線長の１／２以下とし、かつ各々の表面信号配線の
長さを３ｍｍ以下とすることを特徴とする半導体用セラ
ミックス多層パッケージ。 - 【請求項２】 配線抵抗が１Ω以下であることを特徴と
する請求項１記載の半導体用セラミックス多層パッケー
ジ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04127280A JP3128324B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体用セラミックス多層パッケージ |
| DE69232912T DE69232912T2 (de) | 1991-11-28 | 1992-11-27 | Halbleitergehäuse |
| EP96102179A EP0714127B1 (en) | 1991-11-28 | 1992-11-27 | Semiconductor package |
| EP19920120332 EP0544329A3 (en) | 1991-11-28 | 1992-11-27 | Semiconductor package |
| KR1019920022771A KR970000218B1 (ko) | 1991-11-28 | 1992-11-28 | 반도체 패키지 |
| US08/745,367 US5703397A (en) | 1991-11-28 | 1996-11-08 | Semiconductor package having an aluminum nitride substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04127280A JP3128324B2 (ja) | 1992-05-20 | 1992-05-20 | 半導体用セラミックス多層パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326749A JPH05326749A (ja) | 1993-12-10 |
| JP3128324B2 true JP3128324B2 (ja) | 2001-01-29 |
Family
ID=14956074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04127280A Expired - Fee Related JP3128324B2 (ja) | 1991-11-28 | 1992-05-20 | 半導体用セラミックス多層パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128324B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101569792B1 (ko) | 2014-06-19 | 2015-11-19 | 한국과학기술연구원 | 투과전자현미경 분석을 위한 시료 포집용 필터 조립체 및 필터 제조 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100382263C (zh) * | 2004-03-05 | 2008-04-16 | 沈育浓 | 具有多层布线结构的半导体晶片装置及其封装方法 |
-
1992
- 1992-05-20 JP JP04127280A patent/JP3128324B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101569792B1 (ko) | 2014-06-19 | 2015-11-19 | 한국과학기술연구원 | 투과전자현미경 분석을 위한 시료 포집용 필터 조립체 및 필터 제조 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326749A (ja) | 1993-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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