JPS63181356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63181356A JPS63181356A JP1238187A JP1238187A JPS63181356A JP S63181356 A JPS63181356 A JP S63181356A JP 1238187 A JP1238187 A JP 1238187A JP 1238187 A JP1238187 A JP 1238187A JP S63181356 A JPS63181356 A JP S63181356A
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- silicon film
- polycrystalline silicon
- etching
- polycrystal silicon
- contact hole
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩプロセス技術に係り、特にコンタクトホ
ールの埋め込みに好適な配線技術に関する。
ールの埋め込みに好適な配線技術に関する。
ＬＳＩの高集積化に伴ない、サブミクロン・レールでの
ＬＳＩ配線技術の研究が進んでいる。特に、アスペクト
比が１以上のコンタクトホールの埋め込み技術が強く望
まれている。
ＬＳＩ配線技術の研究が進んでいる。特に、アスペクト
比が１以上のコンタクトホールの埋め込み技術が強く望
まれている。
従来、コンタクトホールの埋め込みでは５段差被覆性の
良いバイアス・スパッタリングでアルミを増糖させる方
法が主に検討されてきた。しかし段差被覆性が良いとい
っても穴の側面や底面には厚く付かず埋め込みは不可能
である。
良いバイアス・スパッタリングでアルミを増糖させる方
法が主に検討されてきた。しかし段差被覆性が良いとい
っても穴の側面や底面には厚く付かず埋め込みは不可能
である。
そこで、ＣＶＤ法による多結晶シリコン膜などは厚く堆
積することでコンタクトホールの埋め込みを行なうこと
が出来る。そこで、堆積させた多結晶シリコン膜に不純
物を拡散させ選択エッチを行なうことにより埋め込みを
行なっていた。
積することでコンタクトホールの埋め込みを行なうこと
が出来る。そこで、堆積させた多結晶シリコン膜に不純
物を拡散させ選択エッチを行なうことにより埋め込みを
行なっていた。
上記従来技術は厚く堆積させた層の上部から不純物を拡
散させ、拡散による制御にてコンタクトホールまで不純
物の拡散を行なうが、厚く堆積させてもホールの形状が
残るため選択エッチを行なっても埋め込みは困難である
。
散させ、拡散による制御にてコンタクトホールまで不純
物の拡散を行なうが、厚く堆積させてもホールの形状が
残るため選択エッチを行なっても埋め込みは困難である
。
また、堆積させる前に不純物を含む多結晶シリコン膜を
形成し拡散させる方法があるがコンタクトホールまで不
純物を拡散してしまい、選択エッチをするとホールまで
エツチングされるなどの問題があった。
形成し拡散させる方法があるがコンタクトホールまで不
純物を拡散してしまい、選択エッチをするとホールまで
エツチングされるなどの問題があった。
そこで１本発明の目的はコンタクトホールに不純物が拡
散されず、選択エッチを行なえるコンタクトホール埋め
込み方法を提供することにある。
散されず、選択エッチを行なえるコンタクトホール埋め
込み方法を提供することにある。
上記目的は１層間絶縁膜上の高濃度の不純物を含む多結
晶シリコン膜をコンタクトホール形成時に等方性のエツ
チングにより後退させ、その後。
晶シリコン膜をコンタクトホール形成時に等方性のエツ
チングにより後退させ、その後。
厚く堆積させた多結晶シリコン膜に、拡散させる時に不
純物がコンタクトホールに拡散されなくすることにより
達成される。
純物がコンタクトホールに拡散されなくすることにより
達成される。
本発明では、多結晶シリコン膜を厚く堆積することによ
りコンタクトホールを埋め込み、ホール以外の多結晶シ
リコン中に不純物（Ｐ、Ａｓ）を拡散させる。そこで、
不純物を拡散させた多結晶シリコンと拡散させてない多
結晶シリコンとの選択ドライエツチングを行ない、ホー
ル以外の多結晶シリコン膜をエツチングし、コンタクト
ホール部に多結晶シリコン膜を残こす。さらに、酸化膜
との選択性もあるドライエツチングを行なうことにより
オーバーエツチング時に問題となる絶縁膜の減少を抑制
できる。
りコンタクトホールを埋め込み、ホール以外の多結晶シ
リコン中に不純物（Ｐ、Ａｓ）を拡散させる。そこで、
不純物を拡散させた多結晶シリコンと拡散させてない多
結晶シリコンとの選択ドライエツチングを行ない、ホー
ル以外の多結晶シリコン膜をエツチングし、コンタクト
ホール部に多結晶シリコン膜を残こす。さらに、酸化膜
との選択性もあるドライエツチングを行なうことにより
オーバーエツチング時に問題となる絶縁膜の減少を抑制
できる。
第１図は、コンタクトホール部の製造方法を工程順に示
す断面図であり以下、工程順に説明する。
す断面図であり以下、工程順に説明する。
半導体基板１に通常のＣＶＤ法などにより、眉間絶縁膜
２を形成し、次いでＣＶＤ法により多結晶シリコン膜３
を形成させた後、該多結晶シリコン膜中にＡｓ をドー
ピングする（同図（ａ））。
２を形成し、次いでＣＶＤ法により多結晶シリコン膜３
を形成させた後、該多結晶シリコン膜中にＡｓ をドー
ピングする（同図（ａ））。
その上に、ホトレジストを塗布し通常のホトリソグラフ
ィー技術でホトマスクを通して露光・現像を行ないレジ
ストパターン４を形成する０次にレジストパターンをマ
スクにしＡｓがドーピングされた多結晶シリコン膜３を
等方性のエツチングを行ない、レジストパターンより後
退させる。さらに、レジストパターンをマスクにし層間
絶縁膜２を、リアクティブイオンエツチングにより異方
性のエツチングを行ないコンタクトホールを形成する（
同図（ｂ））、その後、レジストパターンを除去しコン
タクトホールが酸化されないＣＶＤ法により多結晶シリ
コン膜５を形成する（同図（ｃ））。
ィー技術でホトマスクを通して露光・現像を行ないレジ
ストパターン４を形成する０次にレジストパターンをマ
スクにしＡｓがドーピングされた多結晶シリコン膜３を
等方性のエツチングを行ない、レジストパターンより後
退させる。さらに、レジストパターンをマスクにし層間
絶縁膜２を、リアクティブイオンエツチングにより異方
性のエツチングを行ないコンタクトホールを形成する（
同図（ｂ））、その後、レジストパターンを除去しコン
タクトホールが酸化されないＣＶＤ法により多結晶シリ
コン膜５を形成する（同図（ｃ））。
次いで、Ａｓがドーピングされた多結晶シリコン膜３か
ら、コンタクトホール以外の多結晶シリコン膜５にＡｓ
を拡散させる（同図（ｄ））、このＡｓが拡散された多
結晶シリコン膜５′を、選択的にエツチングする方法に
より取り除き、ホール部に多結晶シリコン膜５を残こす
（同図（ａ））。
ら、コンタクトホール以外の多結晶シリコン膜５にＡｓ
を拡散させる（同図（ｄ））、このＡｓが拡散された多
結晶シリコン膜５′を、選択的にエツチングする方法に
より取り除き、ホール部に多結晶シリコン膜５を残こす
（同図（ａ））。
この時のＡｓが拡散された多結晶シリコン膜５′のエツ
チング速度は約２５００人／分であるが、多結晶シリコ
ン膜５と層間絶縁膜２のエツチング速度は約１５倍以上
分であった。被エツチング材である多結晶シリコン膜３
と５の膜厚ばらつき及びエツチング速度の半導体基板面
内の位置におけるばらつき量を考慮して、通常オーバー
エツチングを施こすのが一般的である。しかし、前記如
くエツチング速度比が約１５倍以上であるためオーバー
エツチング時に眉間絶縁膜２と多結晶シリコン膜５がエ
ツチングされることがほとんどない、さらに等方性のド
ライエツチングであるため段差部にエッチ残りがなくす
ことができた。
チング速度は約２５００人／分であるが、多結晶シリコ
ン膜５と層間絶縁膜２のエツチング速度は約１５倍以上
分であった。被エツチング材である多結晶シリコン膜３
と５の膜厚ばらつき及びエツチング速度の半導体基板面
内の位置におけるばらつき量を考慮して、通常オーバー
エツチングを施こすのが一般的である。しかし、前記如
くエツチング速度比が約１５倍以上であるためオーバー
エツチング時に眉間絶縁膜２と多結晶シリコン膜５がエ
ツチングされることがほとんどない、さらに等方性のド
ライエツチングであるため段差部にエッチ残りがなくす
ことができた。
以上、説明した如く本発明によればアスペクト比１以上
のコンタクトホールでも、多結晶シリコンを厚く堆積す
ることでホールの埋め込みが可能であり、選択的に多結
晶シリコンを取り除くことにより良好な埋め込み層が形
成できた。
のコンタクトホールでも、多結晶シリコンを厚く堆積す
ることでホールの埋め込みが可能であり、選択的に多結
晶シリコンを取り除くことにより良好な埋め込み層が形
成できた。
以上詳細に説明した如く本発明によれば、多結晶シリコ
ンなどの不純物を拡散させた時にエツチング速度に差の
出る薄膜を用いることにより選択エッチが行なえること
により微細なコンタクトホールの埋め込み層が形成する
ことができるため半導体装置の集積度の向上及び信頼性
向上に効果大である。
ンなどの不純物を拡散させた時にエツチング速度に差の
出る薄膜を用いることにより選択エッチが行なえること
により微細なコンタクトホールの埋め込み層が形成する
ことができるため半導体装置の集積度の向上及び信頼性
向上に効果大である。
第１図は１本発明の一実施例のパターン形成方法を示す
半導体装置要部の断面図である。 １・・・半導体基板、２・・・層間絶縁膜、３・・・多
結晶シリコン膜、４・・・レジストパターン、５・・・
多結晶シリコン膜。
半導体装置要部の断面図である。 １・・・半導体基板、２・・・層間絶縁膜、３・・・多
結晶シリコン膜、４・・・レジストパターン、５・・・
多結晶シリコン膜。
Claims (1)
- １、微細孔に多結晶シリコンを埋込む方法に於いて、酸
化膜上に高濃度の不純物源薄膜を形成する工程と、この
不純物薄膜の方が後退する如く、不純物薄膜と酸化膜を
エッチングする工程と、この上に前記エッチング部分を
埋める如くノンドープの多結晶シリコン層を堆積する工
程と、熱処理によつて下地の不純物源薄膜巾の不純物を
その上のノンドープ多結晶シリコン層中に選択的に拡散
させる工程と、拡散部分の多結晶シリコン層を選択的に
エッチングすることにより非拡散部分の多結晶シリコン
層のみを残す工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238187A JPS63181356A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238187A JPS63181356A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181356A true JPS63181356A (ja) | 1988-07-26 |
Family
ID=11803692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238187A Pending JPS63181356A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040242A (en) * | 1996-02-28 | 2000-03-21 | Nec Corporation | Method of manufacturing a contact plug |
-
1987
- 1987-01-23 JP JP1238187A patent/JPS63181356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040242A (en) * | 1996-02-28 | 2000-03-21 | Nec Corporation | Method of manufacturing a contact plug |
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