JPH0427702B2 - - Google Patents
Info
- Publication number
- JPH0427702B2 JPH0427702B2 JP57085726A JP8572682A JPH0427702B2 JP H0427702 B2 JPH0427702 B2 JP H0427702B2 JP 57085726 A JP57085726 A JP 57085726A JP 8572682 A JP8572682 A JP 8572682A JP H0427702 B2 JPH0427702 B2 JP H0427702B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- etching
- groove
- resistant mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 claims description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000012530 fluid Substances 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/981—Utilizing varying dielectric thickness
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフイールド領域に比較的厚いフイール
ド絶縁膜を表面が平坦になるように埋めこむ半導
体装置の製造方法に関する。
ド絶縁膜を表面が平坦になるように埋めこむ半導
体装置の製造方法に関する。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
る為に、素子間のいわゆるフイールド領域には厚
い絶縁膜が形成される。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
る為に、素子間のいわゆるフイールド領域には厚
い絶縁膜が形成される。
従来このような素子間分離法としては選択酸化
法が良く知られている。これは素子形成領域を耐
酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化をおこなつてフイールド領域にのみ
選択的に厚い酸化膜を形成する技術である。しか
しこのような選択酸化法においては、上記高温酸
化中、シリコン窒化膜の下端部からフイールド酸
化膜が鳥のくちばし（バーズビーク）状にくいこ
む。このため素子形成領域の寸法誤差の原因とな
り、更に集積回路の高集積化を妨げている。ま
た、フイールド領域と素子形成領域の境界には約
0.3〜0.5μm程度の表面段差が形成される。この表
面段差は選択酸化後のリソグラフイ精度の低下及
び表面段差部での金属配線の信頼性低下の原因と
なつていた。これに対し、上記バーズビークをな
くし、しかも表面段差のない状態で素子間分離用
の厚い酸化膜を形成する方法として、フイールド
領域をエツチングして溝を彫り、ここにフイール
ド酸化膜を埋込む技術が知られている。以下にこ
の従来法の工程を第１図を用いて簡単に説明す
る。第１図ａに示すように、たとえばシリコン基
板１１に熱酸化膜１２を形成しその上にAl膜１
３を堆積し、通常の写真食刻工程を用いてレジス
ト膜１４で素子形成領域をおおい、Al膜１３お
よび熱酸化膜１２をパターニングする。そして
Al膜１３をマスクとしてｂに示すようにシリコ
ン基板１１を所望のフイールド絶縁膜厚に相当す
る深さに反応性イオンエツチングにてエツチング
した後、やはりAl膜１３をマスクとして用いて
フイールド反転防止のために、シリコン基板１１
と同導電型の不純物、たとえばＰ型基板の場合は
ホウ素をイオン注入し反転防止層１５を形成す
る。その後ｅに示す如く、全面に溝の深さより厚
いプラズマCVDSiO2膜１６1を堆積し、そのまま
弗化アンモニウム溶液で１分程度エツチングす
る。このとき素子形成領域周囲の側壁に堆積した
プラズマCVDSiO2膜は、他の部位のSiO2膜より
エツチングが急速に進むので、側壁部のSiO2膜
が選択的に除去され、細溝が形成される。その後
素子形成領域上のAl膜１３を除去すると、その
上に堆積したプラズマCVDSiO2膜がリフトオフ
され、ｄに示した構造になる。次にｅに示す如く
前記細溝を埋めこむように全面にCVDSiO2膜１
６2を堆積し、更にその表面の凹部を埋めこんで
表面を平坦化するように、流動性で、かつ後述の
エツチング工程でSiO2膜１６1，１６2と同じエツ
チング速度を有する例えばレジスト膜１７を塗布
形成する。その後ｆに示す如く、レジスト膜１７
及びCVDSiO2膜１６1，１６2を均一エツチング
して素子形成領域を露出させる。ｇはこの後素子
形成領域にゲート酸化膜１８を介してゲート電極
１９を形成した状態を示している。
法が良く知られている。これは素子形成領域を耐
酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化をおこなつてフイールド領域にのみ
選択的に厚い酸化膜を形成する技術である。しか
しこのような選択酸化法においては、上記高温酸
化中、シリコン窒化膜の下端部からフイールド酸
化膜が鳥のくちばし（バーズビーク）状にくいこ
む。このため素子形成領域の寸法誤差の原因とな
り、更に集積回路の高集積化を妨げている。ま
た、フイールド領域と素子形成領域の境界には約
0.3〜0.5μm程度の表面段差が形成される。この表
面段差は選択酸化後のリソグラフイ精度の低下及
び表面段差部での金属配線の信頼性低下の原因と
なつていた。これに対し、上記バーズビークをな
くし、しかも表面段差のない状態で素子間分離用
の厚い酸化膜を形成する方法として、フイールド
領域をエツチングして溝を彫り、ここにフイール
ド酸化膜を埋込む技術が知られている。以下にこ
の従来法の工程を第１図を用いて簡単に説明す
る。第１図ａに示すように、たとえばシリコン基
板１１に熱酸化膜１２を形成しその上にAl膜１
３を堆積し、通常の写真食刻工程を用いてレジス
ト膜１４で素子形成領域をおおい、Al膜１３お
よび熱酸化膜１２をパターニングする。そして
Al膜１３をマスクとしてｂに示すようにシリコ
ン基板１１を所望のフイールド絶縁膜厚に相当す
る深さに反応性イオンエツチングにてエツチング
した後、やはりAl膜１３をマスクとして用いて
フイールド反転防止のために、シリコン基板１１
と同導電型の不純物、たとえばＰ型基板の場合は
ホウ素をイオン注入し反転防止層１５を形成す
る。その後ｅに示す如く、全面に溝の深さより厚
いプラズマCVDSiO2膜１６1を堆積し、そのまま
弗化アンモニウム溶液で１分程度エツチングす
る。このとき素子形成領域周囲の側壁に堆積した
プラズマCVDSiO2膜は、他の部位のSiO2膜より
エツチングが急速に進むので、側壁部のSiO2膜
が選択的に除去され、細溝が形成される。その後
素子形成領域上のAl膜１３を除去すると、その
上に堆積したプラズマCVDSiO2膜がリフトオフ
され、ｄに示した構造になる。次にｅに示す如く
前記細溝を埋めこむように全面にCVDSiO2膜１
６2を堆積し、更にその表面の凹部を埋めこんで
表面を平坦化するように、流動性で、かつ後述の
エツチング工程でSiO2膜１６1，１６2と同じエツ
チング速度を有する例えばレジスト膜１７を塗布
形成する。その後ｆに示す如く、レジスト膜１７
及びCVDSiO2膜１６1，１６2を均一エツチング
して素子形成領域を露出させる。ｇはこの後素子
形成領域にゲート酸化膜１８を介してゲート電極
１９を形成した状態を示している。
この従来法に於ては、シリコン基板のエツチン
グに反応性イオンエツチングを用いることによ
り、素子領域の寸法は写真食刻工程で形成したマ
スクの寸法によつて規定され、素子領域の寸法変
換差はゼロにすることができる。また、表面が平
坦にできるため、リソブラフイ精度の向上と配線
の信頼性も著しく向上する。
グに反応性イオンエツチングを用いることによ
り、素子領域の寸法は写真食刻工程で形成したマ
スクの寸法によつて規定され、素子領域の寸法変
換差はゼロにすることができる。また、表面が平
坦にできるため、リソブラフイ精度の向上と配線
の信頼性も著しく向上する。
しかしながらこのような従来法を用いて微小寸
法、たとえば1μm以下のゲート幅をもつMOSト
ランジスタを製作した場合、ゲート電極１９下の
基板領域のうち、第１図ｇに示すゲート幅Ｗの端
部で電位が高くなり、中央部に較べて反転し易
く、そのためトランジスタのしきい値電圧が低下
する。このようにMOSトランジスタのしきい値
電圧はゲート幅に依存することになり、集積化の
妨げとなる。また素子領域端部での電界集中によ
り、素子の信頼性も低下する。
法、たとえば1μm以下のゲート幅をもつMOSト
ランジスタを製作した場合、ゲート電極１９下の
基板領域のうち、第１図ｇに示すゲート幅Ｗの端
部で電位が高くなり、中央部に較べて反転し易
く、そのためトランジスタのしきい値電圧が低下
する。このようにMOSトランジスタのしきい値
電圧はゲート幅に依存することになり、集積化の
妨げとなる。また素子領域端部での電界集中によ
り、素子の信頼性も低下する。
本発明は上記従来法の問題に鑑みてなされたも
ので、素子形成領域端部の絶縁膜厚を制御するこ
とにより、上記欠点を除いた半導体装置の製造方
法を提供するものである。
ので、素子形成領域端部の絶縁膜厚を制御するこ
とにより、上記欠点を除いた半導体装置の製造方
法を提供するものである。
本発明の方法では、まず半導体基板のフイール
ド領域をエツチングして溝を形成する際に、耐エ
ツチングマスクの下地に予め耐酸化性膜を介在さ
せておく。そして従来と同様にフイールド領域に
溝を形成し、ここに選択的にフイールド絶縁膜を
埋込んで表面を平坦化する。フイールド絶縁膜を
平坦に埋め込む方法は、耐エツチングマスクをリ
フトオフ材として用いて溝の周辺に細溝を残す状
態で溝内平坦部に選択的に第１の絶縁膜を埋込み
形成し、次いで細溝を埋めるように全面に第２の
絶縁膜を堆積し、この第２の絶縁膜表面を流動性
物質膜により平坦化した後、この流動性物質膜お
よび第２の絶縁膜をこれらに対してエツチング速
度の略等しい条件で均一エツチングして細溝に選
択的に第２の絶縁膜を埋込む。
ド領域をエツチングして溝を形成する際に、耐エ
ツチングマスクの下地に予め耐酸化性膜を介在さ
せておく。そして従来と同様にフイールド領域に
溝を形成し、ここに選択的にフイールド絶縁膜を
埋込んで表面を平坦化する。フイールド絶縁膜を
平坦に埋め込む方法は、耐エツチングマスクをリ
フトオフ材として用いて溝の周辺に細溝を残す状
態で溝内平坦部に選択的に第１の絶縁膜を埋込み
形成し、次いで細溝を埋めるように全面に第２の
絶縁膜を堆積し、この第２の絶縁膜表面を流動性
物質膜により平坦化した後、この流動性物質膜お
よび第２の絶縁膜をこれらに対してエツチング速
度の略等しい条件で均一エツチングして細溝に選
択的に第２の絶縁膜を埋込む。
この様なフイールド絶縁膜埋込み工程に加えて
本発明の第１の方法では、第１，第２の絶縁膜の
埋込み工程が終了した後に、耐酸化性マスクが残
された状態で基板を酸化性雰囲気にさらして素子
形成領域周辺を酸化する。本発明の第２の方法で
は、第１の絶縁膜が溝内平坦部に選択的に埋込み
形成された後、第２の絶縁膜を堆積する前に、耐
酸化性マスクが残された状態で基板を酸化性雰囲
気にさらして素子形成領域周辺を酸化する。
本発明の第１の方法では、第１，第２の絶縁膜の
埋込み工程が終了した後に、耐酸化性マスクが残
された状態で基板を酸化性雰囲気にさらして素子
形成領域周辺を酸化する。本発明の第２の方法で
は、第１の絶縁膜が溝内平坦部に選択的に埋込み
形成された後、第２の絶縁膜を堆積する前に、耐
酸化性マスクが残された状態で基板を酸化性雰囲
気にさらして素子形成領域周辺を酸化する。
こうして第１，第２の絶縁膜により平坦にフイ
ールド絶縁膜が埋込み形成された後、素子形成領
域にゲート電極がフイールド領域に延在する状態
でMOSトランジスタを形成する。
ールド絶縁膜が埋込み形成された後、素子形成領
域にゲート電極がフイールド領域に延在する状態
でMOSトランジスタを形成する。
本発明によれば、フイールド絶縁膜の埋込み工
程の後または途中に、素子形成領域が耐酸化性マ
スクで覆われた状態で酸化処理を行うことによ
り、酸化膜が素子形成領域端部に僅かに食い込ん
で素子形成領域端部が丸められる。したがつて素
子形成領域にゲート酸化膜を形成した時に、ゲー
ト幅方向端部のゲート酸化膜厚が中央部より僅か
に厚い状態が得られる。この結果、微小寸法の
MOSトランジスタにおいても素子領域のゲート
幅方向端部の電位が中央部とほぼ同じになり、し
きい値電圧の低下が防止される。また同様の理由
で素子領域周辺の電界集中が緩和されて信頼性向
上が図られる。更に、フイールド絶縁膜埋込み工
程に加えて、酸化処理を追加することによつて、
埋込み絶縁膜の緻密化が図られ、界面特性が大き
く改善される。
程の後または途中に、素子形成領域が耐酸化性マ
スクで覆われた状態で酸化処理を行うことによ
り、酸化膜が素子形成領域端部に僅かに食い込ん
で素子形成領域端部が丸められる。したがつて素
子形成領域にゲート酸化膜を形成した時に、ゲー
ト幅方向端部のゲート酸化膜厚が中央部より僅か
に厚い状態が得られる。この結果、微小寸法の
MOSトランジスタにおいても素子領域のゲート
幅方向端部の電位が中央部とほぼ同じになり、し
きい値電圧の低下が防止される。また同様の理由
で素子領域周辺の電界集中が緩和されて信頼性向
上が図られる。更に、フイールド絶縁膜埋込み工
程に加えて、酸化処理を追加することによつて、
埋込み絶縁膜の緻密化が図られ、界面特性が大き
く改善される。
以下、この発明をMOS型半導体装置に適用し
た実施例につき図面を参照して説明する。第２図
ａ〜ｈは一実施例の製造工程を示すものである。
た実施例につき図面を参照して説明する。第２図
ａ〜ｈは一実施例の製造工程を示すものである。
まず、第２図ａに示すように、面方位（100）
比抵抗５〜50μmのＰ型シリコン基板２１を用意
し、厚さ300Å程度の熱酸化膜２２を形成した後
この上に耐酸化性膜として厚さ1000Å程度のシリ
コン窒化膜２３を形成し、更に耐エツチングマス
ク兼リフトオフ材となるAl膜２４を形成する。
次に通常の写真食刻工程により素子形成領域上を
レジスト膜２５で覆う。次に同図ｂに示すよう
に、レジスト膜２５をマスクとしてAl膜２４、
窒化膜２３、酸化膜２２を反応性イオンエツチン
グを用いて実質的にサイドエツチの入らない条件
でパターニングした後、シリコン基板２１をエツ
チングして溝を形成する。シリコン基板２１のエ
ツチングには例えばCF4ガスを用いた反応性イオ
ンエツチングを用いる。その後溝部にはイオン注
入を行なつて反転防止層２６を形成する。次に同
図ｅに示すように、第１の絶縁膜としてプラズマ
CVDによるSiO2膜２７1を溝の深さより僅かに厚
く全面に堆積し、フツ化アンモニウムにより段差
部を選択的にエツチングした後、希フツ酸処理に
よりAl膜２４と共にその上のSiO2膜をリフトオ
フして同図ｄに示すように、フイールド領域の溝
にSiO2膜２７1が選択的に埋込まれ周辺に細溝が
残された状態を得る。その後、同図ｅに示すよう
に、全面に細溝を埋めるように第２の絶縁膜とし
てCVDによるSiO2膜２７2を堆積し、更にその凹
部を埋めて表面を平坦化するレジスト等の流動性
物質膜２９を塗布形成する。そして、流動性物質
膜２９およびSiO2膜２７，２７1，２７2に対して
エツチング速度の等しい条件の反応性イオンエツ
チングにより全面均一にエツチングし、同図ｆに
示すようにフイールド領域に平坦にSiO2膜２７
を埋込む。この後、例えば1000℃の水蒸気雰囲気
中にて30分程度熱処理し、同図ｇに示すように窒
化膜２３の端部から僅かに熱酸化膜３０が食い込
んだ状態とする。そして、窒化膜３０を除去し、
その下の熱化膜２２を一旦除去した後、同図ｈの
ように改めてゲート酸化膜３１を形成し、その上
にフイールド領域に延在するようにゲート電極３
２を形成する。
比抵抗５〜50μmのＰ型シリコン基板２１を用意
し、厚さ300Å程度の熱酸化膜２２を形成した後
この上に耐酸化性膜として厚さ1000Å程度のシリ
コン窒化膜２３を形成し、更に耐エツチングマス
ク兼リフトオフ材となるAl膜２４を形成する。
次に通常の写真食刻工程により素子形成領域上を
レジスト膜２５で覆う。次に同図ｂに示すよう
に、レジスト膜２５をマスクとしてAl膜２４、
窒化膜２３、酸化膜２２を反応性イオンエツチン
グを用いて実質的にサイドエツチの入らない条件
でパターニングした後、シリコン基板２１をエツ
チングして溝を形成する。シリコン基板２１のエ
ツチングには例えばCF4ガスを用いた反応性イオ
ンエツチングを用いる。その後溝部にはイオン注
入を行なつて反転防止層２６を形成する。次に同
図ｅに示すように、第１の絶縁膜としてプラズマ
CVDによるSiO2膜２７1を溝の深さより僅かに厚
く全面に堆積し、フツ化アンモニウムにより段差
部を選択的にエツチングした後、希フツ酸処理に
よりAl膜２４と共にその上のSiO2膜をリフトオ
フして同図ｄに示すように、フイールド領域の溝
にSiO2膜２７1が選択的に埋込まれ周辺に細溝が
残された状態を得る。その後、同図ｅに示すよう
に、全面に細溝を埋めるように第２の絶縁膜とし
てCVDによるSiO2膜２７2を堆積し、更にその凹
部を埋めて表面を平坦化するレジスト等の流動性
物質膜２９を塗布形成する。そして、流動性物質
膜２９およびSiO2膜２７，２７1，２７2に対して
エツチング速度の等しい条件の反応性イオンエツ
チングにより全面均一にエツチングし、同図ｆに
示すようにフイールド領域に平坦にSiO2膜２７
を埋込む。この後、例えば1000℃の水蒸気雰囲気
中にて30分程度熱処理し、同図ｇに示すように窒
化膜２３の端部から僅かに熱酸化膜３０が食い込
んだ状態とする。そして、窒化膜３０を除去し、
その下の熱化膜２２を一旦除去した後、同図ｈの
ように改めてゲート酸化膜３１を形成し、その上
にフイールド領域に延在するようにゲート電極３
２を形成する。
この実施例によれば、素子領域周辺の例えば
0.1から0.2μmの領域の酸化膜厚を、図示のように
中央部より例えば0.1μ程度厚く形成できる。従つ
てこの実施例によればゲート電極下の領域のゲー
ト幅方向端部と中央部での電位をほぼ等しくする
事が出来、そのため微細寸法をもつトランジスタ
であつてもしきい値電圧の低下がなくなる。また
従来法によればゲート酸化膜はゲート幅方向端部
で電界集中により絶縁破壊を起こす確率が高かつ
たがこの実施例の方法によれば、このような破壊
の確率が激減し、したがつて歩留りが著しく向上
する。
0.1から0.2μmの領域の酸化膜厚を、図示のように
中央部より例えば0.1μ程度厚く形成できる。従つ
てこの実施例によればゲート電極下の領域のゲー
ト幅方向端部と中央部での電位をほぼ等しくする
事が出来、そのため微細寸法をもつトランジスタ
であつてもしきい値電圧の低下がなくなる。また
従来法によればゲート酸化膜はゲート幅方向端部
で電界集中により絶縁破壊を起こす確率が高かつ
たがこの実施例の方法によれば、このような破壊
の確率が激減し、したがつて歩留りが著しく向上
する。
なお、上記実施例では、フイールド領域に完全
に平坦になるようにSiO2膜２７を埋込んだ後酸
化性雰囲気にさらして素子形成領域周辺に熱酸化
膜を形成した。しかしこの工程は完全に平坦にな
るまで埋込む前、例えば第２図ｄの工程後に行な
つてもよい。即ち第２図ｄの状態とした後、酸化
性雰囲気にさらすことにより、第３図ａに示すよ
うに素子形成領域周辺に熱酸化膜３０を形成す
る。そして、耐酸化性マスクとして用いた窒化膜
２３を除去した後、先の実施例と同様、同図ｂの
ようにCVDによるSiO2膜２７2と流動性物質膜２
９により平坦化し、均一エツチングにより同図ｃ
のように平坦にフイールド領域にSiO2膜２７を
埋込み、更に同図ｄのように酸化膜２２を除去て
改めてゲート酸化膜３１を形成してゲート電極３
２を形成する。このようにしても先の実施例と同
様の効果が得られる。
に平坦になるようにSiO2膜２７を埋込んだ後酸
化性雰囲気にさらして素子形成領域周辺に熱酸化
膜を形成した。しかしこの工程は完全に平坦にな
るまで埋込む前、例えば第２図ｄの工程後に行な
つてもよい。即ち第２図ｄの状態とした後、酸化
性雰囲気にさらすことにより、第３図ａに示すよ
うに素子形成領域周辺に熱酸化膜３０を形成す
る。そして、耐酸化性マスクとして用いた窒化膜
２３を除去した後、先の実施例と同様、同図ｂの
ようにCVDによるSiO2膜２７2と流動性物質膜２
９により平坦化し、均一エツチングにより同図ｃ
のように平坦にフイールド領域にSiO2膜２７を
埋込み、更に同図ｄのように酸化膜２２を除去て
改めてゲート酸化膜３１を形成してゲート電極３
２を形成する。このようにしても先の実施例と同
様の効果が得られる。
第１図ａ〜ｇは従来法の素子分離工程例を示す
図、第２図ａ〜ｈは本発明の一実施例の素子分離
工程を示す図、第３図ａ〜ｄは他の実施例の素子
分離工程を示す図である。 ２１……シリコン基板、２２……熱酸化膜、２
３……シリコン窒化膜（耐酸化性膜）、２４……
Al膜（耐エツチングマスク兼リフトオフ材）、２
５……レジスト膜、２６……反転防止層、２７1
……プラズマCVDSiO2膜（第１の絶縁膜）、２７
２……CVDSiO2膜（第２の絶縁膜）、２８……細
溝、２９……熱酸化膜、３１……ゲート酸化膜、
３２……ゲート電極。
図、第２図ａ〜ｈは本発明の一実施例の素子分離
工程を示す図、第３図ａ〜ｄは他の実施例の素子
分離工程を示す図である。 ２１……シリコン基板、２２……熱酸化膜、２
３……シリコン窒化膜（耐酸化性膜）、２４……
Al膜（耐エツチングマスク兼リフトオフ材）、２
５……レジスト膜、２６……反転防止層、２７1
……プラズマCVDSiO2膜（第１の絶縁膜）、２７
２……CVDSiO2膜（第２の絶縁膜）、２８……細
溝、２９……熱酸化膜、３１……ゲート酸化膜、
３２……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の素子形成領域に耐酸化性マスク
を介して耐エツチングマスクを形成しフイールド
領域を選択的にエツチングして溝を形成する工程
と、前記耐エツチングマスクをリフトオフ材とし
て用いて前記溝の周辺に細溝を残す状態で溝内平
坦部に選択的に第１の絶縁膜を埋込み形成する工
程と、前記細溝を埋めるように全面に第２の絶縁
膜を堆積する工程と、この第２の絶縁膜表面を流
動性物質膜により平坦化する工程と、この流動性
物質膜および前記第２の絶縁膜をこれらに対して
エツチング速度の略等しい条件で均一エツチング
して前記細溝に選択的に第２の絶縁膜を埋込む工
程と、前記耐酸化性マスクを残した状態で基板を
酸化性雰囲気にさらすことにより素子形成領域周
辺を酸化する工程と、前記耐酸化性マスクを除去
して、前記第１および第２の絶縁膜により分離さ
れた素子形成領域にゲート電極がフイールド領域
に延在する状態でMOSトランジスタを形成する
工程とを備えたことを特徴とする半導体装置の製
造方法。 ２ 半導体基板の素子形成領域に耐酸化性マスク
を介して耐エツチングマスクを形成しフイールド
領域を選択的にエツチングして溝を形成する工程
と、前記耐エツチングマスクをリフトオフ材とし
て用いて前記溝の周辺に細溝を残す状態で溝内平
坦部に選択的に第１の絶縁膜を埋込み形成する工
程と、前記耐酸化性マスクを残した状態で基板を
酸化性雰囲気にさらすことにより素子形成領域周
辺を酸化する工程と、前記細溝を埋めるように全
面に第２の絶縁膜を堆積する工程と、この第２の
絶縁膜表面を流動性物質膜により平坦化する工程
と、この流動性物質膜および前記第２の絶縁膜を
これらに対してエツチング速度の略等しい条件で
均一エツチングして前記細溝に選択的に第２の絶
縁膜を埋込む工程と、前記耐酸化性マスクを除去
して、前記第１および第２の絶縁膜により分離さ
れた素子形成領域にゲート電極がフイールド領域
に延在する状態でMOSトランジスタを形成する
工程とを備えたことを特徴とする半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085726A JPS58202545A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
| US06/495,483 US4497108A (en) | 1982-05-21 | 1983-05-17 | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region |
| DE8383302856T DE3380652D1 (en) | 1982-05-21 | 1983-05-19 | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region |
| EP83302856A EP0095328B1 (en) | 1982-05-21 | 1983-05-19 | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085726A JPS58202545A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202545A JPS58202545A (ja) | 1983-11-25 |
| JPH0427702B2 true JPH0427702B2 (ja) | 1992-05-12 |
Family
ID=13866845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085726A Granted JPS58202545A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4497108A (ja) |
| EP (1) | EP0095328B1 (ja) |
| JP (1) | JPS58202545A (ja) |
| DE (1) | DE3380652D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4615746A (en) * | 1983-09-29 | 1986-10-07 | Kenji Kawakita | Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom |
| US4603468A (en) * | 1984-09-28 | 1986-08-05 | Texas Instruments Incorporated | Method for source/drain self-alignment in stacked CMOS |
| US4972251A (en) * | 1985-08-14 | 1990-11-20 | Fairchild Camera And Instrument Corp. | Multilayer glass passivation structure and method for forming the same |
| US4909897A (en) * | 1986-06-17 | 1990-03-20 | Plessey Overseas Limited | Local oxidation of silicon process |
| JPH02500872A (ja) * | 1987-08-17 | 1990-03-22 | プレツシー オーバーシーズ リミテツド | 珪素の局部的酸化法 |
| FR2620861B1 (fr) * | 1987-09-22 | 1990-01-19 | Schiltz Andre | Procede de realisation d'isolement lateral a structure plane |
| EP0309788A1 (de) * | 1987-09-30 | 1989-04-05 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung eines versenkten Oxids |
| JP2742432B2 (ja) * | 1988-11-25 | 1998-04-22 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| US6097072A (en) * | 1996-03-28 | 2000-08-01 | Advanced Micro Devices | Trench isolation with suppressed parasitic edge transistors |
| US5721448A (en) * | 1996-07-30 | 1998-02-24 | International Business Machines Corporation | Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material |
| KR100226736B1 (ko) * | 1996-11-07 | 1999-10-15 | 구본준 | 격리영역 형성방법 |
| TW580581B (en) * | 1998-11-10 | 2004-03-21 | Mosel Vitelic Inc | Method of estimating thin-film thickness and formation conditions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153342A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device and its manufacture |
| JPS56138938A (en) * | 1980-03-31 | 1981-10-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| EP0055521B1 (en) * | 1980-11-29 | 1985-05-22 | Kabushiki Kaisha Toshiba | Method of filling a groove in a semiconductor substrate |
| CA1165014A (en) * | 1981-04-13 | 1984-04-03 | Kei Kurosawa | Method for manufacturing semiconductor device |
-
1982
- 1982-05-21 JP JP57085726A patent/JPS58202545A/ja active Granted
-
1983
- 1983-05-17 US US06/495,483 patent/US4497108A/en not_active Expired - Lifetime
- 1983-05-19 DE DE8383302856T patent/DE3380652D1/de not_active Expired
- 1983-05-19 EP EP83302856A patent/EP0095328B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432277A (en) * | 1977-08-15 | 1979-03-09 | Ibm | Method of forming silicon area isolated from dielectric |
Also Published As
| Publication number | Publication date |
|---|---|
| US4497108A (en) | 1985-02-05 |
| EP0095328A3 (en) | 1986-08-20 |
| JPS58202545A (ja) | 1983-11-25 |
| DE3380652D1 (en) | 1989-11-02 |
| EP0095328B1 (en) | 1989-09-27 |
| EP0095328A2 (en) | 1983-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| JPH0427702B2 (ja) | ||
| JPS63107119A (ja) | ステップ絶縁層を有する集積回路の製造方法 | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JPH05849B2 (ja) | ||
| JP3897071B2 (ja) | 半導体装置の製造方法 | |
| JPH0562463B2 (ja) | ||
| JPS5882532A (ja) | 素子分離方法 | |
| JPH0555361A (ja) | 半導体装置及びその製造方法 | |
| JPS63188952A (ja) | 半導体装置の製造方法 | |
| JPS5856436A (ja) | 半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JP2692918B2 (ja) | 半導体装置の製造方法 | |
| JPH0258778B2 (ja) | ||
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPH0550138B2 (ja) | ||
| JPH0427703B2 (ja) | ||
| JP2855981B2 (ja) | 半導体装置の製造方法 | |
| JPS6312381B2 (ja) | ||
| JPH0370385B2 (ja) | ||
| JPS5950540A (ja) | 半導体装置の製造方法 | |
| JPH023257A (ja) | フィールドシールド構造を有する半導体装置およびその製造方法 | |
| JPS63257244A (ja) | 半導体装置およびその製造方法 | |
| JPH0254659B2 (ja) | ||
| JPH0370386B2 (ja) |