JPH0336812A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH0336812A JPH0336812A JP17226489A JP17226489A JPH0336812A JP H0336812 A JPH0336812 A JP H0336812A JP 17226489 A JP17226489 A JP 17226489A JP 17226489 A JP17226489 A JP 17226489A JP H0336812 A JPH0336812 A JP H0336812A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- output
- signal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 36
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロ７りに同期して動作する回路に用いられる同期回路
に関し、 クロック周期より短い入力信号であってもクロックに同
期した出力信号を得ることのできる同期回路を提供する
ことを目的とし、 クロック周期より短い信号を含む入力信号がデータ入力
端子に入力され、クロック信号がクロック端子に入力さ
れる第１の保持手段と、前記入力信号がデータ入力端子
に入力され、前記クロック信号の反転クロック信号がク
ロック端子に入力される第２の保持手段と、前記第１の
保持手段の出力および前記第２の保持手段の出力が入力
され、これら出力の論理和をとる論理手段を備えたこと
を特徴とするように構成する。
に関し、 クロック周期より短い入力信号であってもクロックに同
期した出力信号を得ることのできる同期回路を提供する
ことを目的とし、 クロック周期より短い信号を含む入力信号がデータ入力
端子に入力され、クロック信号がクロック端子に入力さ
れる第１の保持手段と、前記入力信号がデータ入力端子
に入力され、前記クロック信号の反転クロック信号がク
ロック端子に入力される第２の保持手段と、前記第１の
保持手段の出力および前記第２の保持手段の出力が入力
され、これら出力の論理和をとる論理手段を備えたこと
を特徴とするように構成する。
本発明は、クロックに同期して動作する回路に用いられ
る同期回路に係り、詳しくは、クロック周期より短い入
力信号であってもクロックに同期した出力を発生可能な
同期回路に関する。
る同期回路に係り、詳しくは、クロック周期より短い入
力信号であってもクロックに同期した出力を発生可能な
同期回路に関する。
独立なりロック信号を用いている同期式論理回路を接続
したり、非同期的な入力信号を同期式論理回路に加える
ような場合、入力信号の変化時刻をそれが加えられる回
路のクロック信号の立ち上り（立ち下り）時刻に合わせ
なければならないことがある。このような場合に用いら
れる回路を同期回路という。
したり、非同期的な入力信号を同期式論理回路に加える
ような場合、入力信号の変化時刻をそれが加えられる回
路のクロック信号の立ち上り（立ち下り）時刻に合わせ
なければならないことがある。このような場合に用いら
れる回路を同期回路という。
同期回路は、クロック信号の一つの立ち上り（立ち下り
）時刻から次の立ち上り（立ち下り）時刻までの間に生
じた入力信号の変化を一時記憶し、後の立ち上り（立ち
下り）時刻に出力信号の値を入力信号の値と同しに変化
させるという動作をする。通常、用いられる回路は連続
する２つのクロックの間の２度以上の入力変化に追従し
ない。
）時刻から次の立ち上り（立ち下り）時刻までの間に生
じた入力信号の変化を一時記憶し、後の立ち上り（立ち
下り）時刻に出力信号の値を入力信号の値と同しに変化
させるという動作をする。通常、用いられる回路は連続
する２つのクロックの間の２度以上の入力変化に追従し
ない。
クロックで同期化される回路に用いられる同期式フリッ
プフロノブには、Ｄフリソプフロップ、同期式ＲＳフリ
ソプフロソプおよびＪＫフリソプフロップ等種々のもの
があるが、例えばＤフリソプフロップを例に採ると第３
図のように示される。
プフロノブには、Ｄフリソプフロップ、同期式ＲＳフリ
ソプフロソプおよびＪＫフリソプフロップ等種々のもの
があるが、例えばＤフリソプフロップを例に採ると第３
図のように示される。
この図において、ｌは同期回路としてのＤフリツプフロ
ツプ（ＤＦＦ）回路であり、Ｄフリップフロップ１はデ
ータ（Ｄ）端子に入力された信号りをクロックＣの立ち
上がりに同期して出力端子Ｑから出力する。すなわち、
クロックの立ち上がり時のＤ入力が“Ｈ”であれば“Ｈ
′″を、“Ｌ”であれば“Ｌ”を出力する。
ツプ（ＤＦＦ）回路であり、Ｄフリップフロップ１はデ
ータ（Ｄ）端子に入力された信号りをクロックＣの立ち
上がりに同期して出力端子Ｑから出力する。すなわち、
クロックの立ち上がり時のＤ入力が“Ｈ”であれば“Ｈ
′″を、“Ｌ”であれば“Ｌ”を出力する。
したがって、第４図のタイよングチャートに示すように
Ｄ端子に“Ｈ”を入力することでＱ端子にクロックＣに
同期した“Ｈ”が出力される。これはクロックＣの立ち
上がり時のデータＤの入力状態がやや遅れてＱ端子に出
力されるものである。
Ｄ端子に“Ｈ”を入力することでＱ端子にクロックＣに
同期した“Ｈ”が出力される。これはクロックＣの立ち
上がり時のデータＤの入力状態がやや遅れてＱ端子に出
力されるものである。
しかしながら、このような従来の同期回路にあっては、
あくまでクロックＣの立ち上がりくあるいは立ち下がり
）により同期化されているため、例えば第５図に示すよ
うにＤ端子に入力される“Ｈ”がクロック周期より短い
場合、クロックＣの立ち上がり時にＤ端子の入力は“Ｌ
”であるからデータＤに“Ｈ”の期間があってもＱ端子
には“Ｌ”のみが出力されてしまう。すなわち、クロッ
ク周期より短い入力信号に対してはクロックに同期した
出力を発生することができないという問題点があった。
あくまでクロックＣの立ち上がりくあるいは立ち下がり
）により同期化されているため、例えば第５図に示すよ
うにＤ端子に入力される“Ｈ”がクロック周期より短い
場合、クロックＣの立ち上がり時にＤ端子の入力は“Ｌ
”であるからデータＤに“Ｈ”の期間があってもＱ端子
には“Ｌ”のみが出力されてしまう。すなわち、クロッ
ク周期より短い入力信号に対してはクロックに同期した
出力を発生することができないという問題点があった。
クロック周期より短い入力信号の同期化を図ろうとすれ
ば該入力信号よりもパルス幅が狭く周波数の高いクロッ
クを用いざるを得す、コスト高を招来する。
ば該入力信号よりもパルス幅が狭く周波数の高いクロッ
クを用いざるを得す、コスト高を招来する。
そこで本発明は、クロック周期より短い入力信号であっ
てもクロックに同期した出力信号を得ることのできる同
期回路を提供することを目的としている。
てもクロックに同期した出力信号を得ることのできる同
期回路を提供することを目的としている。
本発明による同期回路は上記目的達成のため、クロック
周期より短い信号を含む入力信号がデータ入力端子に入
力され、クロック信号がクロック端子に入力される第１
の保持手段と、前記入力信号がデータ入力端子に入力さ
れ、前記クロック信号の反転クロック信号がクロック端
子に入力される第２の保持手段と、前記第１の保持手段
の出力および前記第２の保持手段の出力が入力され、こ
れら出力の論理和をとる論理手段とを備えている。
周期より短い信号を含む入力信号がデータ入力端子に入
力され、クロック信号がクロック端子に入力される第１
の保持手段と、前記入力信号がデータ入力端子に入力さ
れ、前記クロック信号の反転クロック信号がクロック端
子に入力される第２の保持手段と、前記第１の保持手段
の出力および前記第２の保持手段の出力が入力され、こ
れら出力の論理和をとる論理手段とを備えている。
本発明によれば、クロック周期より短い信号を含む入力
信号がそのデータ入力端子に入力され、クロック信号が
クロック端子に入力される第１の保持手段に、該入力信
号がそのデータ入力端子に入力され、該クロック信号の
反転クロック信号がクロック端子に入力される第２の保
持手段が設けられ、第１および第２の保持手段の出力は
論理をとられて同期回路の出力として出力される。
信号がそのデータ入力端子に入力され、クロック信号が
クロック端子に入力される第１の保持手段に、該入力信
号がそのデータ入力端子に入力され、該クロック信号の
反転クロック信号がクロック端子に入力される第２の保
持手段が設けられ、第１および第２の保持手段の出力は
論理をとられて同期回路の出力として出力される。
したがって、クロック周期より短い入力信号が入力され
、第１の保持手段の出力は“Ｌ”のままであっても、反
転クロック信号を受ける第２の保持手段は反転クロック
信号によって反転クロックに同期した“Ｈ”を出力する
。その結果、クロック同期より短い入力信号が入力され
た場合であっても、第１の保持手段あるいは第２の保持
手段の何れかの同期化が求められ、その論理をとること
により同期回路が実現できる。
、第１の保持手段の出力は“Ｌ”のままであっても、反
転クロック信号を受ける第２の保持手段は反転クロック
信号によって反転クロックに同期した“Ｈ”を出力する
。その結果、クロック同期より短い入力信号が入力され
た場合であっても、第１の保持手段あるいは第２の保持
手段の何れかの同期化が求められ、その論理をとること
により同期回路が実現できる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る同期回路の一実施例を示す図
であり、本実施例は同期回路としてＤクリップフロップ
を用いた例である。
であり、本実施例は同期回路としてＤクリップフロップ
を用いた例である。
まず、構成を説明する。第１図において、１１は入力信
号りをクロックＣで同期化する同期回路であり、同期回
路１１は第１のＤクリップフロップ（第１の保持手段）
１２、第２のＤクリップフロップ（第２の保持手段）
１３、ＯＲゲート（論理手段）１４および第３のＤフリ
ップフロップ１５により構成され、第１のＤフリップフ
［レノプ１２および第２のＤフリップフロップ１３の各
データ（Ｄ）入力端子には同一の入力信号りが入力され
るとともに、第１のＤフリップフロップ１２のクロック
端子にはクロックＣが入力され、第２のＤフリップフロ
ップ１３のクロック端子には反転クロックＣが入力され
る。第１のＤフリップフロップ１２の出力端子Ｑからの
出力Ｘ１および第２のＤフリップフロップ１３の出力端
子Ｑからの出力Ｘ２はＯＲゲート１４に入力され、ＯＲ
ゲート１４でＯＲ論理をとられた後ＯＲ出力Ｘ３として
第３のＤフリップフロップ１５のデータ（Ｄ）入力端子
に入力される。第３のＤフリップフロップ１５のクロッ
ク端子にはりｏ ７りＣが入力され、その出力端子Ｑか
らは出力Ｘ４が同期回路１１出力として外部に出力され
る。すなわち、クロックＣを用いた第１のＤフリップフ
ロップ１２と反転クロックＣを用いた第２のＤフリップ
フロップ１３に、同一入力信号りをそれぞれ入力し、そ
れらのクリップフロップの出力Ｘ１およびＸ２をＯＲゲ
ート１４に入力してその出力Ｘ、をクロックＣを用いた
第３のＤフリップフロップ１５に入力し、同期出力Ｘ４
を得るものである。
号りをクロックＣで同期化する同期回路であり、同期回
路１１は第１のＤクリップフロップ（第１の保持手段）
１２、第２のＤクリップフロップ（第２の保持手段）
１３、ＯＲゲート（論理手段）１４および第３のＤフリ
ップフロップ１５により構成され、第１のＤフリップフ
［レノプ１２および第２のＤフリップフロップ１３の各
データ（Ｄ）入力端子には同一の入力信号りが入力され
るとともに、第１のＤフリップフロップ１２のクロック
端子にはクロックＣが入力され、第２のＤフリップフロ
ップ１３のクロック端子には反転クロックＣが入力され
る。第１のＤフリップフロップ１２の出力端子Ｑからの
出力Ｘ１および第２のＤフリップフロップ１３の出力端
子Ｑからの出力Ｘ２はＯＲゲート１４に入力され、ＯＲ
ゲート１４でＯＲ論理をとられた後ＯＲ出力Ｘ３として
第３のＤフリップフロップ１５のデータ（Ｄ）入力端子
に入力される。第３のＤフリップフロップ１５のクロッ
ク端子にはりｏ ７りＣが入力され、その出力端子Ｑか
らは出力Ｘ４が同期回路１１出力として外部に出力され
る。すなわち、クロックＣを用いた第１のＤフリップフ
ロップ１２と反転クロックＣを用いた第２のＤフリップ
フロップ１３に、同一入力信号りをそれぞれ入力し、そ
れらのクリップフロップの出力Ｘ１およびＸ２をＯＲゲ
ート１４に入力してその出力Ｘ、をクロックＣを用いた
第３のＤフリップフロップ１５に入力し、同期出力Ｘ４
を得るものである。
以上の構成において、同期回路１１の各部の波形は第２
図のようになる。第２図に示すように第１のＤフリップ
フロップ１２および第２のＤフリップフロップ１３にク
ロック周期より短い入力信号りが入力されると、第１の
Ｄフリノブフロップ１２は従来例で説明したのと同様の
理由によって出力Ｘ。
図のようになる。第２図に示すように第１のＤフリップ
フロップ１２および第２のＤフリップフロップ１３にク
ロック周期より短い入力信号りが入力されると、第１の
Ｄフリノブフロップ１２は従来例で説明したのと同様の
理由によって出力Ｘ。
は“Ｌ”のままであるが、第２のＤフリップフロップ１
３の出力Ｘ２には反転クロックでに同期した“Ｈ“が得
られる。そして、ｘｌおよびＸ２をＯＲアゲ−−１４に
入力し、得られた出力Ｘ３を第３のＤフリップフロップ
１５に入力すると、第３のＤフリップフロップ１５の出
力端子ＱからはクロックＣに同期した“Ｈ”出力Ｘ４が
得られる。
３の出力Ｘ２には反転クロックでに同期した“Ｈ“が得
られる。そして、ｘｌおよびＸ２をＯＲアゲ−−１４に
入力し、得られた出力Ｘ３を第３のＤフリップフロップ
１５に入力すると、第３のＤフリップフロップ１５の出
力端子ＱからはクロックＣに同期した“Ｈ”出力Ｘ４が
得られる。
したがって、本実施例によればクロック周期より短い入
力信号であってもそのクロックに同期した出力信号を得
ることができ、高いクロック周期を用いることなく必要
な短い入力信号の同期化を図ることができる。その結果
、従来ではクロック周波数より短い入力信号の同期をと
るために同期回路が組込まれる装置全体のクロックを高
くするといった態様をとっていたものが、本実施例によ
れば従来と同様のクロックを用いながら短い入力信号に
対する同期化をとることができるため大幅なコスト低減
が可能になる。また、このことは従来装置の大幅な設計
変更を招くことな〈実施できることを意味し、低コスト
化に加え、幅広い用途に適用が可能である。
力信号であってもそのクロックに同期した出力信号を得
ることができ、高いクロック周期を用いることなく必要
な短い入力信号の同期化を図ることができる。その結果
、従来ではクロック周波数より短い入力信号の同期をと
るために同期回路が組込まれる装置全体のクロックを高
くするといった態様をとっていたものが、本実施例によ
れば従来と同様のクロックを用いながら短い入力信号に
対する同期化をとることができるため大幅なコスト低減
が可能になる。また、このことは従来装置の大幅な設計
変更を招くことな〈実施できることを意味し、低コスト
化に加え、幅広い用途に適用が可能である。
なお、本実施例ではＯＲアゲ−１４の出力Ｘ３を第３の
Ｄフリップフロップ１５に入力し、第３のＤフリップフ
ロップ１５でクロックＣと同期をとるようにしているが
、これは図示しない後段の回路との同期をとることを考
慮に容れたものであって、その必要がない場合には第３
のＤフリップフロップ１５は必ずしも必須のものではな
い。
Ｄフリップフロップ１５に入力し、第３のＤフリップフ
ロップ１５でクロックＣと同期をとるようにしているが
、これは図示しない後段の回路との同期をとることを考
慮に容れたものであって、その必要がない場合には第３
のＤフリップフロップ１５は必ずしも必須のものではな
い。
また、本実施例ではクリップフロップにＤクリップフロ
ップを用いているが、勿論これには限定されず、他のク
リップフロップ、例えばＪＫフリンプフロップを用いて
もよい。さらに、第１のＤフリップフロップ１２および
第２のＤフリンプフロンブ１３の論理をとるものであれ
ばＯＲゲート１４には限定されない。
ップを用いているが、勿論これには限定されず、他のク
リップフロップ、例えばＪＫフリンプフロップを用いて
もよい。さらに、第１のＤフリップフロップ１２および
第２のＤフリンプフロンブ１３の論理をとるものであれ
ばＯＲゲート１４には限定されない。
第１．２図は本発明に係る同期回路の一実施例を示す図
であり、 第１図はその全体構成図、 第２図はその各部のタイミングチャート、第３〜５図は
従来の同期回路を示す図であり、第３図はその同期回路
としてのＤフリップフロップを示す図、 第４図はそのタイミングチャート、 第５図はそのクロック周期より短い入力信号が入力され
た場合のタイミングチャートである。 １１・・・・・・同期回路、 １２・・・・・・第１のＤフリツプフロツプ（第１の保
持手段）、 １３・・・・・・第２のＤフリツプフロツプ（第２の保
持手段）、 １４・・・・・・ＯＲゲート（論理手段）、１５・・・
・・・第３のＤフリ ソブフロソプ。 第 図 一実施例の各部のタイミングチャート 第 図
であり、 第１図はその全体構成図、 第２図はその各部のタイミングチャート、第３〜５図は
従来の同期回路を示す図であり、第３図はその同期回路
としてのＤフリップフロップを示す図、 第４図はそのタイミングチャート、 第５図はそのクロック周期より短い入力信号が入力され
た場合のタイミングチャートである。 １１・・・・・・同期回路、 １２・・・・・・第１のＤフリツプフロツプ（第１の保
持手段）、 １３・・・・・・第２のＤフリツプフロツプ（第２の保
持手段）、 １４・・・・・・ＯＲゲート（論理手段）、１５・・・
・・・第３のＤフリ ソブフロソプ。 第 図 一実施例の各部のタイミングチャート 第 図
Claims (1)
- 【特許請求の範囲】 クロック周期より短い信号を含む入力信号がデータ入力
端子に入力され、クロック信号がクロック端子に入力さ
れる第１の保持手段と、 前記入力信号がデータ入力端子に入力され、前記クロッ
ク信号の反転クロック信号がクロック端子に入力される
第２の保持手段と、 前記第１の保持手段の出力および前記第２の保持手段の
出力が入力され、これら出力の論理和をとる論理手段と
、 を備えたことを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17226489A JPH0336812A (ja) | 1989-07-04 | 1989-07-04 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17226489A JPH0336812A (ja) | 1989-07-04 | 1989-07-04 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336812A true JPH0336812A (ja) | 1991-02-18 |
Family
ID=15938675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17226489A Pending JPH0336812A (ja) | 1989-07-04 | 1989-07-04 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191223A (ja) * | 1992-01-10 | 1993-07-30 | Nec Corp | 非同期パルスリタイミング回路 |
-
1989
- 1989-07-04 JP JP17226489A patent/JPH0336812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191223A (ja) * | 1992-01-10 | 1993-07-30 | Nec Corp | 非同期パルスリタイミング回路 |
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