JP2641276B2 - ２段式同期装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にデジタル装置に関し、特に、パルス列
の１周期内にて周期パルス列の形式を有するデジタル・
クロック信号の遷移に入力信号を同期させる装置に関す
る。
の１周期内にて周期パルス列の形式を有するデジタル・
クロック信号の遷移に入力信号を同期させる装置に関す
る。
デジタル・システムにおいては、通常「ハンドシェー
ク」信号として呼ばれている制御用ストローブ・パルス
を使用して、デバイス制御装置や周辺装置のような個々
のユニット間においてデータの伝達を制御することは余
り行われない。一般に、ハンドシェーク信号は、例え
ば、現時点にてデータの一部が周辺装置やその制御装置
とつながっている入出力回線を通して伝達されているこ
とを示す。このとき、ハンドシェーク信号をタイミング
即ちクロック信号（通常、周期パルス列の形式をとる）
と一緒に適切な論理回路に加えて、本来のデータ転送
（又は他の諸機能）を行うようにすることができる。こ
ういった状況において、スプリアス信号の発生を防止す
るためにハンドシェーク信号とクロック信号との間にて
同期化を図ることが望まれている。
ク」信号として呼ばれている制御用ストローブ・パルス
を使用して、デバイス制御装置や周辺装置のような個々
のユニット間においてデータの伝達を制御することは余
り行われない。一般に、ハンドシェーク信号は、例え
ば、現時点にてデータの一部が周辺装置やその制御装置
とつながっている入出力回線を通して伝達されているこ
とを示す。このとき、ハンドシェーク信号をタイミング
即ちクロック信号（通常、周期パルス列の形式をとる）
と一緒に適切な論理回路に加えて、本来のデータ転送
（又は他の諸機能）を行うようにすることができる。こ
ういった状況において、スプリアス信号の発生を防止す
るためにハンドシェーク信号とクロック信号との間にて
同期化を図ることが望まれている。
この種のシステムを制御するために使用されるハード
ウェアを製造する際、物理的な許容範囲が設けられるこ
とから、仮にデバイスが共通クロック信号によって固定
ステップで駆動されるとしても、ハンドシェーク信号と
クロック信号との相対的位置は範囲を超えて変化するこ
とがある。ハンドシェーク信号の持続時間とタイミング
におけるこういった変動によって、ハンドシェークが有
効であると認められるために、ハンドシェークは同期し
ていなければならないという問題がもたらされる。
ウェアを製造する際、物理的な許容範囲が設けられるこ
とから、仮にデバイスが共通クロック信号によって固定
ステップで駆動されるとしても、ハンドシェーク信号と
クロック信号との相対的位置は範囲を超えて変化するこ
とがある。ハンドシェーク信号の持続時間とタイミング
におけるこういった変動によって、ハンドシェークが有
効であると認められるために、ハンドシェークは同期し
ていなければならないという問題がもたらされる。
しかしながら、相互に情報伝達を行うユニットはそれ
ぞれ対応する個々のクロック信号によって同期して作動
されるので、これらユニット間のハンドシェーク信号は
非同期状態となって現われることがしばしばある。
ぞれ対応する個々のクロック信号によって同期して作動
されるので、これらユニット間のハンドシェーク信号は
非同期状態となって現われることがしばしばある。
更に、現在知られている同期回路の特性に起因して、
同期化は最良の状態においても、１クロック同期以下の
時間でしか達成することができない。しかしながら、例
えば、周辺装置及びその対応する制御装置間において高
速度でデータ転送を行うとき、データのオーバーラン
（即ち、入力データが直ちに前データをオーバーライド
すること）を防ぐために、１クロック周期以下の時限で
データ転送を行う必要のあることがよくある。データの
オーバーランに関する問題は次の２つの方法のうち何れ
か一方で解消することができる。即ち、（ｉ）付加的緩
衝方式の形式で更に論理回路構成を加えること（及び分
離型緩衝装置に対して引込線を多重化すること）、又
は、（ii）入力データの最初の一部の最終的転送を、す
ぐその後に続くデータの一部が消滅する前に確保するこ
と（即ち、転送速度を低下させること）。前者の方法で
はコストが嵩むと共にシステムを複雑化する。また後者
の方法では効率が悪い。
同期化は最良の状態においても、１クロック同期以下の
時間でしか達成することができない。しかしながら、例
えば、周辺装置及びその対応する制御装置間において高
速度でデータ転送を行うとき、データのオーバーラン
（即ち、入力データが直ちに前データをオーバーライド
すること）を防ぐために、１クロック周期以下の時限で
データ転送を行う必要のあることがよくある。データの
オーバーランに関する問題は次の２つの方法のうち何れ
か一方で解消することができる。即ち、（ｉ）付加的緩
衝方式の形式で更に論理回路構成を加えること（及び分
離型緩衝装置に対して引込線を多重化すること）、又
は、（ii）入力データの最初の一部の最終的転送を、す
ぐその後に続くデータの一部が消滅する前に確保するこ
と（即ち、転送速度を低下させること）。前者の方法で
はコストが嵩むと共にシステムを複雑化する。また後者
の方法では効率が悪い。
従って、本発明の目的は、回路構成を最小限にして、
入力信号を同期パルス列の遷移に同期させる装置を提供
することにある。
入力信号を同期パルス列の遷移に同期させる装置を提供
することにある。
広く、本発明は、入力信号が同期化される周期パルス
列の各遷移（即ち、各状態変化）にて前記入力信号の状
態を書き込む段階と、前記書き込み段階に基づき、前記
入力信号の記憶された状態を示す第１の信号を生成する
と共に、前記周期パルス列の各遷移にて前記第１の信号
の状態を書き込む段階と、前記記憶された第１の信号か
ら前記周期パルス列に同期される前記入力信号に関する
表示信号を生成する段階と、を含む同期方法を具備して
いる。
列の各遷移（即ち、各状態変化）にて前記入力信号の状
態を書き込む段階と、前記書き込み段階に基づき、前記
入力信号の記憶された状態を示す第１の信号を生成する
と共に、前記周期パルス列の各遷移にて前記第１の信号
の状態を書き込む段階と、前記記憶された第１の信号か
ら前記周期パルス列に同期される前記入力信号に関する
表示信号を生成する段階と、を含む同期方法を具備して
いる。
開示された本発明は、デジタル・クロック信号（「ク
ロック信号」）の形式を有する前記周期パルス列の正極
及び負極遷移時にて、前記入力信号を書き込むようにそ
れぞれ構成された第１の一対のフリップ・フロップを設
けることにより実施される。前記フリップ・フロップの
真の出力端子ＱはORゲートに接続されている。またこの
ORゲートの出力信号は、各クロック遷移時にて第２の一
対のフリップ・フロップによって書き込まれる。前記第
２の一対のフリップ・フロップの出力信号は、実質的に
クロック信号の遷移に同期して生じる状態遷移を有する
前記入力信号の同期バージョンを形成する。これらの出
力信号はORゲートによって論理和をとることができて、
クロック信号の双方の状態変化に同期した信号を形成す
るようになっている。
ロック信号」）の形式を有する前記周期パルス列の正極
及び負極遷移時にて、前記入力信号を書き込むようにそ
れぞれ構成された第１の一対のフリップ・フロップを設
けることにより実施される。前記フリップ・フロップの
真の出力端子ＱはORゲートに接続されている。またこの
ORゲートの出力信号は、各クロック遷移時にて第２の一
対のフリップ・フロップによって書き込まれる。前記第
２の一対のフリップ・フロップの出力信号は、実質的に
クロック信号の遷移に同期して生じる状態遷移を有する
前記入力信号の同期バージョンを形成する。これらの出
力信号はORゲートによって論理和をとることができて、
クロック信号の双方の状態変化に同期した信号を形成す
るようになっている。
本発明によって数多くの利益が得られる。とりわけ、
回路構成要素の数を最小限にした状態で、最大、クロッ
ク信号の１周期内にて、入力信号の立上りをクロック信
号の遷移に同期させることができる２段式同期装置が構
成される。
回路構成要素の数を最小限にした状態で、最大、クロッ
ク信号の１周期内にて、入力信号の立上りをクロック信
号の遷移に同期させることができる２段式同期装置が構
成される。
第１図は、本発明によって構成され、設計された２段
式同期装置を示している。この２段式同期装置10は入力
信号INの遷移即ち状態変化を、クロックCLK信号の形式
をとる周期パルスの遷移に同期させて機能するように構
成されている。第１図に示すように、２段式同期装置10
は４つのＤ型フリップ・フロップ12、14、16及び18と、
一対のORゲート20及び22と、インバータ24とを備えてい
る。IN信号、即ち、非周期性、非同期性パルスはフリッ
プ・フロップ12及び14のデータＤ入力端子に入力され、
CLK信号はフリップ・フロップ12及び16のクロックCK入
力端子と、インバータ24の入力端子とに入力される。イ
ンバータ24の出力信号はフリップ・フロップ14及び18の
クロックCK入力端子に入力され、フリップ・フロップ12
及び16のCK入力端子はCLK信号の「真の」バージョンを
受け、またフリップ・フロップ14及び18のCK入力端子は
CLK信号の反転した、即ち（180゜）位相ずれしたバージ
ョンを受ける。
式同期装置を示している。この２段式同期装置10は入力
信号INの遷移即ち状態変化を、クロックCLK信号の形式
をとる周期パルスの遷移に同期させて機能するように構
成されている。第１図に示すように、２段式同期装置10
は４つのＤ型フリップ・フロップ12、14、16及び18と、
一対のORゲート20及び22と、インバータ24とを備えてい
る。IN信号、即ち、非周期性、非同期性パルスはフリッ
プ・フロップ12及び14のデータＤ入力端子に入力され、
CLK信号はフリップ・フロップ12及び16のクロックCK入
力端子と、インバータ24の入力端子とに入力される。イ
ンバータ24の出力信号はフリップ・フロップ14及び18の
クロックCK入力端子に入力され、フリップ・フロップ12
及び16のCK入力端子はCLK信号の「真の」バージョンを
受け、またフリップ・フロップ14及び18のCK入力端子は
CLK信号の反転した、即ち（180゜）位相ずれしたバージ
ョンを受ける。
前記フリップ・フロップは、CK入力端子に加えられる
信号の立上り時、即ち正極移行エッジにおいてＤ入力端
子に現われる信号の状態を書き込む形式のものである。
このため、フリップ・フロップ12はCLK信号の正極遷移
時にIN信号を書き込み、フリップ・フロップ14はCLK信
号の負極遷移時にIN信号を書き込む。換言すれば、この
一対のフリップ・フロップ12、14は、CLK信号の各遷移
時にてIN信号の状態を書き込む。
信号の立上り時、即ち正極移行エッジにおいてＤ入力端
子に現われる信号の状態を書き込む形式のものである。
このため、フリップ・フロップ12はCLK信号の正極遷移
時にIN信号を書き込み、フリップ・フロップ14はCLK信
号の負極遷移時にIN信号を書き込む。換言すれば、この
一対のフリップ・フロップ12、14は、CLK信号の各遷移
時にてIN信号の状態を書き込む。
フリップ・フロップ12及び14の出力端子（それぞれ、
Q1及びQ2）からの出力信号はORゲート20に入力され、こ
のORゲート20は順次、第１の信号を生成し、この第１の
信号はフリップ・フロップ16及び18のデータＤ入力端子
にそれぞれ伝達される。この一対のフリップ・フロップ
12、14と同様に、フリップ・フロップ16及び18もまた、
CLK信号の各正極及び負極遷移時にて前記第１の信号の
状態を書き込むように機能する。
Q1及びQ2）からの出力信号はORゲート20に入力され、こ
のORゲート20は順次、第１の信号を生成し、この第１の
信号はフリップ・フロップ16及び18のデータＤ入力端子
にそれぞれ伝達される。この一対のフリップ・フロップ
12、14と同様に、フリップ・フロップ16及び18もまた、
CLK信号の各正極及び負極遷移時にて前記第１の信号の
状態を書き込むように機能する。
この一対のフリップ・フロップ16、18の出力端子Ｑか
らは、２段式同期装置10によって生成された出力信号O1
及びO2が出力される。更に、フリップ・フロップ16、18
の出力端子Ｑは、第３の信号O3を生成するORゲート22の
入力端子に接続されている。３つの出力信号O1、O2、O3
は全てIN信号の同期表示信号である。
らは、２段式同期装置10によって生成された出力信号O1
及びO2が出力される。更に、フリップ・フロップ16、18
の出力端子Ｑは、第３の信号O3を生成するORゲート22の
入力端子に接続されている。３つの出力信号O1、O2、O3
は全てIN信号の同期表示信号である。
ここで第２図には、CLK信号（波形30）がIN信号（波
形32）の状態を同期的にサンプルするために使用され
て、信号O1、O2及びO3（波形38、40及び42）の形態で同
期表示信号を生成するようにした２段式同期装置10の動
作を説明するタイミング図を示してある。
形32）の状態を同期的にサンプルするために使用され
て、信号O1、O2及びO3（波形38、40及び42）の形態で同
期表示信号を生成するようにした２段式同期装置10の動
作を説明するタイミング図を示してある。
第２図に図示するように、この数値は本発明に対して
必ずしも必要ではないが、CLK信号（波形30）が50％の
デューティー・サイクルを有し、かつ上位及び下位の論
理状態（即ち電圧レベル）54及び56の間で正極及び負極
の遷移をそれぞれ有するように示してある。
必ずしも必要ではないが、CLK信号（波形30）が50％の
デューティー・サイクルを有し、かつ上位及び下位の論
理状態（即ち電圧レベル）54及び56の間で正極及び負極
の遷移をそれぞれ有するように示してある。
動作にて、時限T1（第２図参照）以前には、IN信号は
下位即ち第１の状態にあり、時限T1の間、IN信号は上位
即ち第２の状態に移るとする。時限T1から、CLK信号の
立上りエッジ50に関係して、フリップ・フロップ12、14
はIN信号の状態変化に対して「受信停止」であることが
くみとれる。即ち、時限T1にて生じるIN信号の低位から
高位への状態変化は時間との関係で検出されず、CLK信
号の立上りエッジ50にて、フリップ・フロップ12はロー
を書き込む。
下位即ち第１の状態にあり、時限T1の間、IN信号は上位
即ち第２の状態に移るとする。時限T1から、CLK信号の
立上りエッジ50に関係して、フリップ・フロップ12、14
はIN信号の状態変化に対して「受信停止」であることが
くみとれる。即ち、時限T1にて生じるIN信号の低位から
高位への状態変化は時間との関係で検出されず、CLK信
号の立上りエッジ50にて、フリップ・フロップ12はロー
を書き込む。
しかしながら、すぐその後でCLK信号が負に遷移する
とき、IN信号はハイ状態を保持している。このため、時
間T2にてCLK信号が負に遷移するとき、このハイ状態は
フリップ・フロップ14に書き込まれる。フリップ・フロ
ップ14の出力端子Q2におけるこのハイ状態は、ORゲート
20を通してフリップ・フロップ16及び18のデータＤ入力
端子に伝達されるので、ここでは正極移行として例示さ
れる次に起こるCLK信号の遷移時に、フリップ・フロッ
プ16は、要するに、フリップ・フロップ12、14の記憶内
容を書き込み、これにより時間T3にて出力端子Q3でハイ
状態となす。そして、順次、ORゲート22を通して、出力
信号O3（波形42）もまたハイとなる。このようにして、
３つの出力信号O1、O2及びO3は全て、CLK信号の遷移に
同期したIN信号の表示形態を形成する。IN信号の低位移
行、即ち負極遷移に対しても同様の解析を行うことがで
きる。
とき、IN信号はハイ状態を保持している。このため、時
間T2にてCLK信号が負に遷移するとき、このハイ状態は
フリップ・フロップ14に書き込まれる。フリップ・フロ
ップ14の出力端子Q2におけるこのハイ状態は、ORゲート
20を通してフリップ・フロップ16及び18のデータＤ入力
端子に伝達されるので、ここでは正極移行として例示さ
れる次に起こるCLK信号の遷移時に、フリップ・フロッ
プ16は、要するに、フリップ・フロップ12、14の記憶内
容を書き込み、これにより時間T3にて出力端子Q3でハイ
状態となす。そして、順次、ORゲート22を通して、出力
信号O3（波形42）もまたハイとなる。このようにして、
３つの出力信号O1、O2及びO3は全て、CLK信号の遷移に
同期したIN信号の表示形態を形成する。IN信号の低位移
行、即ち負極遷移に対しても同様の解析を行うことがで
きる。
第２図を参照して説明を続けると、CLK信号の負極遷
移52から間を置くことなく、時限T4において、IN信号の
別の立上り（正極）遷移が起こる。この場合も、IN信号
の遷移はCLK信号の遷移に接近しているので、フリップ
・フロップ12、14によって検知されない。しかしなが
ら、すぐその後に起こるCLK信号の遷移時（時間T5）で
は、この遷移が正極移行で、フリップ・フロップ12がIN
信号の新たなハイ状態を書き込むことから、IN信号の状
態が確定される。しかる後、時間T6（CLK信号の負極遷
移52から間を置くことなく起こる）にて、フリップ・フ
ロップ18の出力端子Q4がハイ状態となり、このため出力
信号O1及びO3がハイとなる（波形38及び42）。この場合
も、出力信号O1及びO3は、CLK信号の立上り即ち正極遷
移に同期したIN信号の表示信号を形成する。
移52から間を置くことなく、時限T4において、IN信号の
別の立上り（正極）遷移が起こる。この場合も、IN信号
の遷移はCLK信号の遷移に接近しているので、フリップ
・フロップ12、14によって検知されない。しかしなが
ら、すぐその後に起こるCLK信号の遷移時（時間T5）で
は、この遷移が正極移行で、フリップ・フロップ12がIN
信号の新たなハイ状態を書き込むことから、IN信号の状
態が確定される。しかる後、時間T6（CLK信号の負極遷
移52から間を置くことなく起こる）にて、フリップ・フ
ロップ18の出力端子Q4がハイ状態となり、このため出力
信号O1及びO3がハイとなる（波形38及び42）。この場合
も、出力信号O1及びO3は、CLK信号の立上り即ち正極遷
移に同期したIN信号の表示信号を形成する。
２段目のフリップ・フロップ16、18がどういう目的で
必要であるのかということに疑問を持つかも知れない。
しかしながら、第２図において、同期はORゲート20の出
力（即ち第１の信号）によって達成され得ることに注意
すべきである。前記疑問に対する回答はフリップ・フロ
ップの準安定性に見い出される。IN信号の遷移がCLK信
号の遷移に符合して（又は極めて符合した状態で）起こ
るとすれば、フリップ・フロップ12、14の出力は不確定
となる。実際、限定時間に対して「１」状態と「０」状
態との間で出力は発振することができる。しかし、この
状況は受け入れられるものではない。２段目のフリップ
・フロップ16、18は、この発振が後段の回路へと伝播す
るのを防止している。
必要であるのかということに疑問を持つかも知れない。
しかしながら、第２図において、同期はORゲート20の出
力（即ち第１の信号）によって達成され得ることに注意
すべきである。前記疑問に対する回答はフリップ・フロ
ップの準安定性に見い出される。IN信号の遷移がCLK信
号の遷移に符合して（又は極めて符合した状態で）起こ
るとすれば、フリップ・フロップ12、14の出力は不確定
となる。実際、限定時間に対して「１」状態と「０」状
態との間で出力は発振することができる。しかし、この
状況は受け入れられるものではない。２段目のフリップ
・フロップ16、18は、この発振が後段の回路へと伝播す
るのを防止している。
以上、入力信号を同期パルス列から構成されたクロッ
ク信号に同期させる同期回路について開示した。
ク信号に同期させる同期回路について開示した。
ここにおいて、以上の記載に関連して以下の各項を開
示する。
示する。
（１） 第１及び第２のデジタル状態の間にて遷移を生
じる形式のパルス列と、一方のデジタル状態から他方の
デジタル状態への遷移によって形成される立上りエッジ
を有する入力信号を受ける入力端子とを備え、前記入力
信号の前記立上りエッジを前記パルス列の遷移に同期さ
せる装置において、前記入力信号及び前記パルス列を受
けて、前記パルス列の遷移時にて前記入力信号の状態変
化を示す第１の信号を生成するように構成された第１の
回路手段と、前記第１の信号及び前記パルス列の遷移に
応答して、実質的に前記パルス列の遷移時にて前記入力
信号の状態変化に関する表示信号を生成するように作動
することができる第２の回路手段と、を具備したことを
特徴とする２段式同期装置。
じる形式のパルス列と、一方のデジタル状態から他方の
デジタル状態への遷移によって形成される立上りエッジ
を有する入力信号を受ける入力端子とを備え、前記入力
信号の前記立上りエッジを前記パルス列の遷移に同期さ
せる装置において、前記入力信号及び前記パルス列を受
けて、前記パルス列の遷移時にて前記入力信号の状態変
化を示す第１の信号を生成するように構成された第１の
回路手段と、前記第１の信号及び前記パルス列の遷移に
応答して、実質的に前記パルス列の遷移時にて前記入力
信号の状態変化に関する表示信号を生成するように作動
することができる第２の回路手段と、を具備したことを
特徴とする２段式同期装置。
（２） 前記パルス列の遷移は正極及び負極遷移から構
成され、前記第１の回路手段は各前記正極遷移時にて前
記入力信号のデジタル状態を書き込むように作動するこ
とができる第１の記憶手段を備え、かつ前記第２の回路
手段は前記パルス列の前記負極遷移時にて前記入力信号
のデジタル状態を書き込むように作動することができる
第２の記憶手段を備えてなる前記第１項に記載の装置。
成され、前記第１の回路手段は各前記正極遷移時にて前
記入力信号のデジタル状態を書き込むように作動するこ
とができる第１の記憶手段を備え、かつ前記第２の回路
手段は前記パルス列の前記負極遷移時にて前記入力信号
のデジタル状態を書き込むように作動することができる
第２の記憶手段を備えてなる前記第１項に記載の装置。
（３） 前記第１及び第２の記憶手段は前記正極遷移時
にて前記入力信号を受けて前記入力信号の状態を記憶す
るように作動することができるフリップ・フロップをそ
れぞれ備えると共に、前記パルス列を反転させる手段を
含み、前記第２の記憶手段が前記反転手段に結合されて
前記パルス列の反転形態を受けるようにしてなる前記第
２項の記載の装置。
にて前記入力信号を受けて前記入力信号の状態を記憶す
るように作動することができるフリップ・フロップをそ
れぞれ備えると共に、前記パルス列を反転させる手段を
含み、前記第２の記憶手段が前記反転手段に結合されて
前記パルス列の反転形態を受けるようにしてなる前記第
２項の記載の装置。
（４） 入力信号の第１及び第２の状態間での遷移を周
期パルス列にて生じる正極又は負極遷移に同期させる装
置において、前記入力信号を受けて、実質的に前記周期
パルス列の各正極遷移時にて前記入力信号の状態を書き
込むように構成された第１の記憶手段と、前記入力信号
を受けて、実質的に前記周期パルス列の各負極遷移時に
て前記入力信号の状態を書き込むように構成された第２
の記憶手段と、前記第１又は第２の記憶手段に記憶され
た前記入力信号の状態を示す第１の信号を生成するよう
に作動することができる第１の回路手段と、前記第１の
信号及び前記周期パルス列に応答して、前記周期パルス
列の遷移に同期した実質的に第１及び第２の遷移時にて
前記入力信号の状態変化に関する表示信号を生成するよ
うに作動することができる第２の回路手段と、を具備し
たことを特徴とする２段式同期装置。
期パルス列にて生じる正極又は負極遷移に同期させる装
置において、前記入力信号を受けて、実質的に前記周期
パルス列の各正極遷移時にて前記入力信号の状態を書き
込むように構成された第１の記憶手段と、前記入力信号
を受けて、実質的に前記周期パルス列の各負極遷移時に
て前記入力信号の状態を書き込むように構成された第２
の記憶手段と、前記第１又は第２の記憶手段に記憶され
た前記入力信号の状態を示す第１の信号を生成するよう
に作動することができる第１の回路手段と、前記第１の
信号及び前記周期パルス列に応答して、前記周期パルス
列の遷移に同期した実質的に第１及び第２の遷移時にて
前記入力信号の状態変化に関する表示信号を生成するよ
うに作動することができる第２の回路手段と、を具備し
たことを特徴とする２段式同期装置。
（５） 前記第２の回路手段は、前記第１の信号を受け
て、実質的に前記周期パルス列の各正極遷移時にて前記
第１の信号の状態を書き込むように構成された第３の記
憶手段と、前記第１の信号を受けて、実質的に前記周期
パルス列の各負極遷移時にて前記第１の信号の状態を書
き込むように構成された第４の記憶手段と、を備えてい
る前記第４項に記載の装置。
て、実質的に前記周期パルス列の各正極遷移時にて前記
第１の信号の状態を書き込むように構成された第３の記
憶手段と、前記第１の信号を受けて、実質的に前記周期
パルス列の各負極遷移時にて前記第１の信号の状態を書
き込むように構成された第４の記憶手段と、を備えてい
る前記第４項に記載の装置。
（６） 入力信号を同期パルス列の正極及び／又は負極
遷移に同期させる方法において、前記周期パルス列の各
遷移時にて前記入力信号の状態を書き込む段階と、前記
入力信号の記憶された状態を示す第１の信号を生成する
段階と、前記周期パルス列の各遷移時にて前記第１の信
号の状態を書き込むと共に、前記周期パルス列の遷移の
何れかと実質的に同期して生じる状態変化を有する、前
記入力信号に関した表示信号を前記第１の信号から生成
する段階と、を具備したことを特徴とする２段式同期方
法。
遷移に同期させる方法において、前記周期パルス列の各
遷移時にて前記入力信号の状態を書き込む段階と、前記
入力信号の記憶された状態を示す第１の信号を生成する
段階と、前記周期パルス列の各遷移時にて前記第１の信
号の状態を書き込むと共に、前記周期パルス列の遷移の
何れかと実質的に同期して生じる状態変化を有する、前
記入力信号に関した表示信号を前記第１の信号から生成
する段階と、を具備したことを特徴とする２段式同期方
法。
以上、説明したように、本発明によれば、回路構成が
簡単であるにも拘らず、入力信号の立上りを同期パルス
列の遷移に確実にかつ容易に同期させることができる。
簡単であるにも拘らず、入力信号の立上りを同期パルス
列の遷移に確実にかつ容易に同期させることができる。
第１図は本発明によって構成された２段式同期装置を示
す回路図、第２図は第１図に示した２段式同期回路の動
作を説明するタイミング図である。 10……２段式同期装置、 12、14、16、18……Ｄ型フリップ・フロップ、 20、22……ORゲート、 24……インバータ、 50……正極遷移、 52……負極遷移、 IN……入力信号、 CLK……クロック信号、 O1〜O3……出力信号。
す回路図、第２図は第１図に示した２段式同期回路の動
作を説明するタイミング図である。 10……２段式同期装置、 12、14、16、18……Ｄ型フリップ・フロップ、 20、22……ORゲート、 24……インバータ、 50……正極遷移、 52……負極遷移、 IN……入力信号、 CLK……クロック信号、 O1〜O3……出力信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−222731（ＪＰ，Ａ) 特開 昭55−77255（ＪＰ，Ａ) 特開 昭62−296636（ＪＰ，Ａ)
Claims (3)
- 【請求項１】入力信号の第１及び第２状態間の遷移を周
期的パルス列で生じる第１又は第２の遷移に同期させる
２段式同期装置であって、 前記入力信号を受信し、前記周期的パルス列の各第１の
遷移にて該受信した入力信号の状態をサンプリングして
記憶する第１の記憶手段と、 前記入力信号を受信し、前記周期的パルス列の各第２の
遷移にて該受信した入力信号の状態をサンプリングして
記憶する第２の記憶手段と、 前記第１の記憶手段及び前記第２の記憶手段に接続され
ており、該第１の記憶手段と該第２の記憶手段の記憶出
力を論理和した入力信号の前記状態を示す第１の信号を
生成する第１の回路手段と、 前記第１の回路手段に接続されており、前記第１の回路
手段から出力された前記第１の信号及び前記周期的パル
ス列を受信し、当該受信した第１の信号及び当該受信し
た周期的パルス列に応じて前記周期的パルス列の前記遷
移に同期された信号を生成する第２の回路手段とを備
え、 前記第２の回路手段は、前記周期的パルス列の各遷移に
て前記第１の信号の状態をサンプルしかつ記憶するため
に該第１の信号及び該周期的パルス列を受信すべく結合
された第３の記憶手段を含み、 前記各記憶手段は、前記入力信号、前記第１の信号の状
態変化の期間内で前記第１又は第２の遷移が生ずる前記
周期的パルス列に対して、サンプリングの結果を記憶し
ないことを特徴とする２段式同期装置。 - 【請求項２】前記第３の記憶手段は、 前記第１の回路手段から出力された前記第１の信号を受
信し、前記周期的パルス列の各第１の遷移にて該受信し
た第１の信号をサンプリングして記憶する第４の記憶手
段と、 前記第１の回路手段から出力された前記第１の信号を受
信し、前記周期的パルス列の各第２の遷移にて該受信し
た第１の信号をサンプリングして記憶する第５の記憶手
段と、 前記第４の記憶手段及び前記第５の記憶手段に接続され
ており、該第４の記憶手段及び該第５の記憶手段から出
力された信号を受信し、当該受信した信号に応じて前記
周期的パルス列の前記遷移に同期した信号を生成する論
理回路手段とを備えることを特徴とする請求項１に記載
の２段式同期装置。 - 【請求項３】入力信号の第１及び第２状態間の遷移を周
期的パルス列で生じる第１又は第２の遷移に同期させる
２段式同期方法であって、 前記入力信号を受信し、前記周期的パルス列の各第１の
遷移にて該受信した入力信号の状態をサンプリングして
記憶する第１の過程と、 前記入力信号を受信し、前記周期的パルス列の各第２の
遷移にて該受信した入力信号の状態をサンプリングして
記憶する第２の過程と、 前記第１及び第２の過程で記憶した出力を論理和した入
力信号の前記状態を示す第１の信号を生成する第３の過
程と、 前記第１の信号を受信し、前記周期的パルス列の各遷移
にて該受信した第１の信号の状態をサンプリングして記
憶した信号を生成する第４の過程と、 前記第１、第２、及び第４の過程では、前記入力信号及
び前記第１の信号の状態変化の期間内で前記第１または
前記第２の遷移が生ずる前記周期的パルス列に対して、
サンプリングの結果を記憶しないことを特徴とする２段
式同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US126997 | 1987-11-30 | ||
| US07/126,997 US4821295A (en) | 1987-11-30 | 1987-11-30 | Two-stage synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022236A JPH022236A (ja) | 1990-01-08 |
| JP2641276B2 true JP2641276B2 (ja) | 1997-08-13 |
Family
ID=22427796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300461A Expired - Lifetime JP2641276B2 (ja) | 1987-11-30 | 1988-11-28 | ２段式同期装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4821295A (ja) |
| EP (1) | EP0319184B1 (ja) |
| JP (1) | JP2641276B2 (ja) |
| AU (1) | AU616217B2 (ja) |
| CA (1) | CA1310711C (ja) |
| DE (1) | DE3870593D1 (ja) |
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|---|---|---|---|---|
| CA1301260C (en) * | 1988-01-21 | 1992-05-19 | Norio Yoshida | Synchronizer for establishing synchronization between data and clock signals |
| US5533054A (en) * | 1993-07-09 | 1996-07-02 | Technitrol, Inc. | Multi-level data transmitter |
| US5796781A (en) * | 1993-07-09 | 1998-08-18 | Technitrol, Inc. | Data receiver having bias restoration |
| US5530727A (en) * | 1994-02-28 | 1996-06-25 | Unisys Corporation | Half synchronizer circuit interface system |
| US5539784A (en) * | 1994-09-30 | 1996-07-23 | At&T Corp. | Refined timing recovery circuit |
| US5606276A (en) * | 1994-10-05 | 1997-02-25 | Altera Corporation | Method and apparatus for creating a large delay in a pulse in a layout efficient manner |
| US5721886A (en) * | 1995-11-30 | 1998-02-24 | Ncr Corporation | Synchronizer circuit which controls switching of clocks based upon synchronicity, asynchronicity, or change in frequency |
| US5818886A (en) * | 1996-08-22 | 1998-10-06 | Unisys Corporation | Pulse synchronizing module |
| KR100853465B1 (ko) * | 2006-06-29 | 2008-08-21 | 주식회사 하이닉스반도체 | 내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치 |
| US7925912B1 (en) * | 2006-07-31 | 2011-04-12 | Marvell International Ltd. | Method and apparatus for fine edge control on integrated circuit outputs |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577255A (en) * | 1978-12-06 | 1980-06-10 | Mitsubishi Electric Corp | Timing correction circuit |
| GB8328951D0 (en) * | 1983-10-29 | 1983-11-30 | Plessey Co Plc | Frequency and phase synchronising arrangements |
| GB8506100D0 (en) * | 1985-03-08 | 1985-04-11 | Int Computers Ltd | Decoder |
| US4700346A (en) * | 1985-05-10 | 1987-10-13 | Tandem Computers Incorporated | Self-checking, dual railed, leading edge synchronizer |
| ATE58026T1 (de) * | 1985-08-19 | 1990-11-15 | Siemens Ag | Synchronisierungseinrichtung. |
| US4663769A (en) * | 1985-10-02 | 1987-05-05 | Motorola, Inc. | Clock acquisition indicator circuit for NRZ data |
| JPS62222731A (ja) * | 1986-03-25 | 1987-09-30 | Mitsubishi Electric Corp | 非同期入力信号同期化回路 |
| JPH084262B2 (ja) * | 1986-03-31 | 1996-01-17 | 日本電気株式会社 | ビツト同期回路及び方法 |
| JPH0671257B2 (ja) * | 1986-06-02 | 1994-09-07 | テクトロニックス・インコ−ポレイテッド | 位相選択可能なフリップ・フロップ |
-
1987
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-
1988
- 1988-11-08 AU AU24908/88A patent/AU616217B2/en not_active Ceased
- 1988-11-17 CA CA000583341A patent/CA1310711C/en not_active Expired - Fee Related
- 1988-11-21 EP EP88310990A patent/EP0319184B1/en not_active Expired - Lifetime
- 1988-11-21 DE DE8888310990T patent/DE3870593D1/de not_active Expired - Lifetime
- 1988-11-28 JP JP63300461A patent/JP2641276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3870593D1 (de) | 1992-06-04 |
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| EP0319184A1 (en) | 1989-06-07 |
| US4821295A (en) | 1989-04-11 |
| CA1310711C (en) | 1992-11-24 |
| AU2490888A (en) | 1989-06-01 |
| AU616217B2 (en) | 1991-10-24 |
| JPH022236A (ja) | 1990-01-08 |
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