JPS63166273A - 縦形半導体装置 - Google Patents

縦形半導体装置

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JPS63166273A
JPS63166273A JP61309277A JP30927786A JPS63166273A JP S63166273 A JPS63166273 A JP S63166273A JP 61309277 A JP61309277 A JP 61309277A JP 30927786 A JP30927786 A JP 30927786A JP S63166273 A JPS63166273 A JP S63166273A
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JP
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film
type
oxide film
semiconductor layer
type semiconductor
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Yoshitaka Sasaki
芳高 佐々木
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は縦形半導体装置、特にワイヤポンディングのた
めの金属膜の下側にも活性半導体領域を形成した半導体
装置に関するものである。
（従来の技術） 従来のパワーＭＯＳ　ＦＥＴの電極取出し部パッドの構
造としては第３図や第４図に示されたものが知られてい
る。第３図に示す例では、ｎ゛゛半導体基板ｌ上に、こ
れよりも低不純物濃度のｎ型エピタキシャル層２を形成
したｎオンｎ゛構造の半導体基体がドレインを構成して
おり、ドレイン電極３が半導体基板１の裏面に形成され
ている。エピタキシャル層２の上にはゲート酸化膜４を
介してゲート多結晶シリコン膜５が形成されている。こ
の多結晶シリコン膜５には開口が形成されており、所謂
セルを構成している。エピタキシャル層２内にはｐ＋型
半導体Ｎ６、ｐ型半導体層７およびｎ゛型型温導体層８
形成されている。このような構成では、チャンネル長は
ｐ型半導体Ｎ７とｎ゛型型温導体層８の拡散の深さの差
で決まるため、チャンネル長が数ミクロン以下と極めて
短かいチャンネル領域が形成される。ゲート多結晶シリ
コン膜５の上には絶縁膜９が形成されており、ごの絶縁
膜の上には、ｐ型半導体層７およびｎ゛型半導体Ｍ８の
双方にオーミック接続されたソース金属電極膜１０が形
成されている。このソース金属電極膜１０は熱酸化膜１
２上に形成した絶縁膜９上を延在させ、面積の広いポン
ディングパッド１０ａを形成し、ここにワイヤ導４１１
１をボンディングしている。すなわち、第３図に示す例
ではボンディング・パッド１０ａの直下にはセル部は存
在しておらず、厚い熱酸化膜１２およびその上に形成し
た絶縁膜９の上に厚いボンディング・パッド１０ａが形
成されている。このボンディング・パッド１０ａは、例
えば、直径３００　μｍのワイヤ導線を用いる場合、例
えば７００　Ｘ　１５００μｒｒ１２といった広大な面
積を持つようになる。一方、パワーＭＯＳ　ＰＥＴは限
られた面積内に多数のセルを形成し、チャンネル幅をで
きるだけ長くすることがオン抵抗を低減するのに有効で
あるから、最近では電極取出し用のボンディング・パッ
ドの下側にもセルを形成し、電流の流れる活性半導体領
域を構成している。このような従来の構成を第４図に示
す。第４図において、第３図に示した部分と同様の部分
には同じ符号を付けて示す。第４図に示すように、ワイ
ヤ導線１１が接続されるボンディング・パッド１０ａの
下方のエピタキシャル層２にも半導体層６，７および８
が形成されているとともにゲート酸化膜４を介してゲー
ト多結晶シリコン膜５が形成されている。
（発明が解決しようとする問題点） 最近においては、パワーＭＯＳ　ＦＥＴの低オン抵抗化
が進み、デー１４．２化膜４も、例えば以前の１０００
人の厚さから約半分の５００　人程度の厚さと薄くなり
、高性能化が進められている。しかしながら、このよう
にゲート酸化膜の薄いパワーＭＯＳ　ＦＥＴのボンディ
ング・パッド１０ａにワイヤ導線１１を、例えば超音波
振動を与えてワイヤボンディングを行なうと、強い衝撃
が生じ、第４図において波線で示すように薄いゲート酸
化膜４にクラックが生じたり、この衝撃が原因でゲート
の絶縁破壊が生じ、ソース・ゲートあるいはゲート・ド
レイン間で短絡が生ずることがしばしばあった。
また、ゲート酸化膜が薄いため、構造上ゲート・ドレイ
ン間の容量が大きくなり、スイッチング・スピードが低
下するという欠点もあった。
本発明の目的は、上述した欠点を除去し、ワイヤ・ボン
ディングを行なう際にも薄いデー１化膜には強い衝撃が
加わらないようにするとともに、ゲート・ドレイン間の
容量を小さくしてスイッチング・スピードを向上し、し
かもオン抵抗を低くすることができる縦形半導体装置を
提供しようとするものである。
（問題点を解決するための手段および作用）本発明は、
半導体基体に形成した活性半導体領域に接続された、ワ
イヤ導線による電極取出し金属膜を半導体基体の主面上
に絶縁膜を介して形成した縦形半導体装置において、少
なくとも前記金属膜の下側に位置する絶縁膜を、活性半
導体領域の周辺部の上方に位置する薄い絶縁膜と、それ
以外の部分に位置する厚い絶縁膜とで構成したことを特
徴とするものである。
このような本発明の縦形半導体装置によれば、少なくと
もボンディング・パッド用の金属膜の下側には厚い絶縁
膜と薄い絶縁膜とが存在することになるが、ワイヤ・ボ
ンディングの際の衝撃は厚い絶縁膜に加わり、薄い絶縁
膜には殆んど加わらないため、薄い絶縁膜にクラックが
入るような恐れはない。また、絶縁膜全体としては厚い
絶縁膜が占める面積が広くなるので、ゲート・ドレイン
間の容量は小さくなり、スイッチング・スピードが高く
なる。さらに、金属膜の下方にある半導体基体にも活性
半導体領域を形成することができるので、オン抵抗も改
善されることになる。
（実施例） 第１図（ａｌ〜（ｅｌは、本発明による縦形半導体装置
の一実施例であるパワーＭＯ５ＦＥＴの順次の製造工程
における構造を示す断面図である。
先ず、第１図（ａｌに示すように、ｎ型の不純物を高濃
度に含むｎ゛゛シリコン基板２１の表面に、比抵抗が４
０Ω−Ｃのｎ型エピタキシャル層２２を約７０μｍの厚
さに成長させた後、このエピタキシャル層の表面にｐ゛
型型半体体層２３選択的に形成し、さらにその上に約１
μｍの厚い酸化膜（Ｓｉｎｇ）２４を形成する。
次に、表面の酸化膜２４を選択的にエツチングした様子
を第１図（ｂ）に示す。
次に、エピタキシャル層２２の露出した表面に厚さ約５
００人の薄いゲート酸化膜（ＳｉＯｚ）２５を形成し、
さらにその上にゲート電極となる多結晶シリコン膜２６
を選択的に形成し、このゲート多結晶シリコン膜パター
ンをマスクとしてｐ型不純物をイオン注入し、チャンネ
ル領域となるｐ型半導体層２７を形成した様子を第１図
（Ｃ１に示す。
さらに、ｐ型半導体層２７内にｎ型不純物を選択的にイ
オン注入した後、ＣＶＤ−５ｉＯ□膜２８を形成し、熱
処理を施してソースを構成するｎ゛型型半体体層２９形
成した様子を第１図（ｄｌに示す。
さらに、ＣＶＤ−３ｉＯ□膜２８に選択的にコンタクト
・ホールを形成した後、ソース電極となるＡＩ金属膜３
０を約４μｍの厚さに形成する。このＡＩ金属膜３０の
一部をボンディング・パッド３０ａとして用いてソース
電極取出し用のワイヤ導線３１をワイヤ・ボンディング
し、半導体基板２１の裏面にドレイン金属膜３２を形成
した様子を第１図（ｅ）に示す。
第２図は上述したパワーＭＯＳ　ＦＥＴのチップ図を示
すものであり、ソース電極取出し用のボンディング・パ
ッド３０ａの直下にも多数のセルが形成されている状態
を示す。なお、第２図ではゲート電極取出し用のボンデ
ィング・パッド３３とゲート・リード導線３４をも示し
である。
（発明の効果） 本発明では第１図（ｅｌに明瞭に示すように、ゲート多
結晶シリコン膜２６の下側には厚いゲート酸化膜２４と
、薄いゲート酸化膜２５とが存在しており、リード導線
３１をボンディング・パッド３０ａにボンディングする
際の衝撃は機械的強度の高い厚い酸化膜２４に加わり、
機械的強度の弱い薄い酸化膜２５には殆んど加わらない
ので、薄い酸化膜がａ［的に損傷する恐れはない。また
、チャネル領域の上方には薄い酸化膜２５が存在してい
るので、オン抵抗が低くなり、高性能化が損なわれるこ
とはない。
さらに、チャンネル領域ではない部分には厚い酸化膜２
４が存在しているため、ゲート・ドレイン間の容量は小
さくなり、スイ、７チング・スピードが速くなる利点も
ある。勿論、ボンディング・パッド３０ａの下側にも多
数のセルが形成されているのでオン抵抗はさらに低くな
る。
本発明は上述した実施例にのみ限定されるものではな（
、幾多の変形が可能である。例えば上述した実施例では
パワーＭＯＳ　ＦＥＴに適用したが、ＩＧＢＴ等の他の
ＭＩＳ構造を有する縦形半導体装置にも同様に適用する
ことができる。また、上述した実施例において、ｐ型と
ｎ型とを逆とすることもできる。さらに、エピタキシャ
ル層は引上げ法によって形成することもできる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の縦形半導体装置の一実
施例であるパワーＭＯＳ　ｆ４Ｔの順次の製造工程にお
ける構造を示す断面図、 第２図は同じくそのチップの構成を示す平面図、第３図
および第４図は従来の縦形半導体装置の構造を示す断面
図である。 ２１・・・ｎ＋型シリコン基板 ２２・・・ｎ型シリコンエピタキシャル層２３・・・ｐ
゛゛半導体層　　２４・・・厚い酸化膜２５・・・薄い
酸化膜

Claims (1)

    【特許請求の範囲】
  1. １、半導体基体に形成した活性半導体領域に接続された
    、ワイヤ導線による電極取出し金属膜を半導体基体の主
    面上に絶縁膜を介して形成した縦形半導体装置において
    、少なくとも前記金属膜の下側に位置する絶縁膜を、活
    性半導体領域の周辺部の上方に位置する薄い絶縁膜と、
    それ以外の部分に位置する厚い絶縁膜とで構成したこと
    を特徴とする縦形半導体装置。
JP61309277A 1986-12-27 1986-12-27 縦形半導体装置 Pending JPS63166273A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61309277A JPS63166273A (ja) 1986-12-27 1986-12-27 縦形半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61309277A JPS63166273A (ja) 1986-12-27 1986-12-27 縦形半導体装置

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Publication Number Publication Date
JPS63166273A true JPS63166273A (ja) 1988-07-09

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JP61309277A Pending JPS63166273A (ja) 1986-12-27 1986-12-27 縦形半導体装置

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JP (1) JPS63166273A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02308539A (ja) * 1989-05-23 1990-12-21 Hitachi Ltd 半導体装置及びその製造方法
JPH04239179A (ja) * 1991-01-11 1992-08-27 Nec Corp 縦型ｍｏｓ電界効果トランジスタ
JP2002222826A (ja) * 2001-01-29 2002-08-09 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2002314086A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd Ｍｏｓｆｅｔ
JP2005136270A (ja) * 2003-10-31 2005-05-26 Nec Kansai Ltd 縦型ｍｏｓｆｅｔを備えた半導体装置
JP2007518269A (ja) * 2004-01-14 2007-07-05 スパンション エルエルシー パッド下に素子を備える手法によるウェハの有効利用

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