JPH0478162A - 集積回路用保護装置 - Google Patents
集積回路用保護装置Info
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- JPH0478162A JPH0478162A JP19174490A JP19174490A JPH0478162A JP H0478162 A JPH0478162 A JP H0478162A JP 19174490 A JP19174490 A JP 19174490A JP 19174490 A JP19174490 A JP 19174490A JP H0478162 A JPH0478162 A JP H0478162A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 abstract 1
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に静電破壊用保護素
子の構造に関する。
子の構造に関する。
従来の半導体集積回路に形成される保護素子としては、
第３図に示すようにＮ型エピタキシャル層４とＰ型半導
体基板１、Ｐ゛型埋込み領域１３及びＰ＋型絶縁分離領
域１０で形成されるＰＮダイオードを使用し、Ｎ型エピ
タキシャル層４をＮ＋型領領域６介してアルミニウム電
極９で外部端子（ポンディングパッド）および集積回路
の内部素子に接続し、Ｐ型半導体基板１．Ｐ＋型埋込み
領域１３．Ｐ“型絶縁分離領域１０をアルミニウム電極
８にてＧＮＤ端子（接地端子）に接続する構成および、
第４図に示すようにＰ＋型絶縁分離領域１０．Ｐ″型埋
込み領域１３で分離されたＮ型エピタキシャル層４とＰ
型領域１２で形成されるＰＮダイオードを使用し、Ｎ型
エピタキシャル層４をＮ＋型領領域６介してアルミニウ
ム配線１１で静電源端子に接続し、Ｐ型領域１２をアル
ミニウム配線って外部端子および集積回路の内部素子に
接続、する構成が一般に用いられていた５〔発明が解決
しようとする課題〕 一般に保護素子の静電破壊に対する保護効果を上げるに
は、保護用ＰＮダイオードの動作抵抗を小さくする必要
がある。しかし上述した第３図第４図に示す従来の構造
では、いずれもＮ型エピタキシャル層４の抵抗が大きく
、動作抵抗を小さくするためには、第３図に示す従来構
造の場合には、Ｎ型エピタキシャル層４と半導体基板１
との接合面積を大きくする必要があり、第４図に示す従
来構造の場合には、Ｐ型領域１２の面積を大きくしなけ
ればならない問題点かある。
第３図に示すようにＮ型エピタキシャル層４とＰ型半導
体基板１、Ｐ゛型埋込み領域１３及びＰ＋型絶縁分離領
域１０で形成されるＰＮダイオードを使用し、Ｎ型エピ
タキシャル層４をＮ＋型領領域６介してアルミニウム電
極９で外部端子（ポンディングパッド）および集積回路
の内部素子に接続し、Ｐ型半導体基板１．Ｐ＋型埋込み
領域１３．Ｐ“型絶縁分離領域１０をアルミニウム電極
８にてＧＮＤ端子（接地端子）に接続する構成および、
第４図に示すようにＰ＋型絶縁分離領域１０．Ｐ″型埋
込み領域１３で分離されたＮ型エピタキシャル層４とＰ
型領域１２で形成されるＰＮダイオードを使用し、Ｎ型
エピタキシャル層４をＮ＋型領領域６介してアルミニウ
ム配線１１で静電源端子に接続し、Ｐ型領域１２をアル
ミニウム配線って外部端子および集積回路の内部素子に
接続、する構成が一般に用いられていた５〔発明が解決
しようとする課題〕 一般に保護素子の静電破壊に対する保護効果を上げるに
は、保護用ＰＮダイオードの動作抵抗を小さくする必要
がある。しかし上述した第３図第４図に示す従来の構造
では、いずれもＮ型エピタキシャル層４の抵抗が大きく
、動作抵抗を小さくするためには、第３図に示す従来構
造の場合には、Ｎ型エピタキシャル層４と半導体基板１
との接合面積を大きくする必要があり、第４図に示す従
来構造の場合には、Ｐ型領域１２の面積を大きくしなけ
ればならない問題点かある。
また接合面積の増大は、ＰＮ接合による接合容量の増大
となるため、保護素子としての寄生容量が増大し、高速
動作を行なわせる場合などに特性を悪化させる問題点が
ある。
となるため、保護素子としての寄生容量が増大し、高速
動作を行なわせる場合などに特性を悪化させる問題点が
ある。
本発明の集積回路用保護装置は、Ｐ（又はＮ）型半導体
基板上に形成されなＮ〈又はＰ）型エピタキシャル層の
境界部に選択的に形成されたＮ” （又はＰ”）型埋込
み領域と、前記Ｎ” （又はＰ゛）型埋込み領域上に
選択的に形成されたＰ＋ （又はＮ” ）型埋込み領域
と、前記Ｎ＜又はＰ）型エピタキシャル層内に前記Ｐ”
（又はＮ” ）型埋込み領域に達するように形成さ
れたＰ゛ （又はＮ” ）領域及びＰ（又はＮ）型半導
体基板に接する他のＰ＋ （又はＮ” ）型埋込み領域
に達するように形成されたＰ” （又はＮ＋）型絶縁
分離領域と、前記Ｎ” （又はＰ“）型埋込み領域に
接する前記Ｎ（又はＰ）型エピタキシャル層と、前記Ｐ
° （又はＮ” ）型領域と接続しさらに外部端子に接
続される電極と、前記Ｐ゛ （又はＮ” ）型絶縁分離
領域と接地端子を接続する電極とを備えている。
基板上に形成されなＮ〈又はＰ）型エピタキシャル層の
境界部に選択的に形成されたＮ” （又はＰ”）型埋込
み領域と、前記Ｎ” （又はＰ゛）型埋込み領域上に
選択的に形成されたＰ＋ （又はＮ” ）型埋込み領域
と、前記Ｎ＜又はＰ）型エピタキシャル層内に前記Ｐ”
（又はＮ” ）型埋込み領域に達するように形成さ
れたＰ゛ （又はＮ” ）領域及びＰ（又はＮ）型半導
体基板に接する他のＰ＋ （又はＮ” ）型埋込み領域
に達するように形成されたＰ” （又はＮ＋）型絶縁
分離領域と、前記Ｎ” （又はＰ“）型埋込み領域に
接する前記Ｎ（又はＰ）型エピタキシャル層と、前記Ｐ
° （又はＮ” ）型領域と接続しさらに外部端子に接
続される電極と、前記Ｐ゛ （又はＮ” ）型絶縁分離
領域と接地端子を接続する電極とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である６ Ｐ型半導体基板１にＮ１型埋込み領域２．Ｐ＋型埋込み
領域３．１３を形成するための原領域（図示しない）を
設け、Ｎ型エピタキシャル層４を成長させ、Ｎ＋＋埋込
み領域２でＰ型半導体基板１より分離されたＰ＋型埋込
み即成３に達するようにＰ“型領域５ａおよびＰ型半導
体基板１に接するＰ＋型埋込み領域１３に達するように
Ｐ゛゛絶縁分離領域１０をＮ型エピタキシャル層４内に
拡散によって形成する。次にＮ＋＋埋込み領域２に接し
ているＮ型エピタキシャル層４にＮ゛型領領域６拡散に
よって形成し、Ｐ＋型絶縁分離領域１０および、Ｐ”型
即成５．Ｎ＋型領域６上の絶縁層７を除去してコンタク
ト窓を設け、さらに、Ｎ３型領域６とＰ＋型領域５とを
外部端子に接続する電極９およびＰ１型紙絶縁離領域１
０と接地端子とを接続する電極８を設ける。
面図である６ Ｐ型半導体基板１にＮ１型埋込み領域２．Ｐ＋型埋込み
領域３．１３を形成するための原領域（図示しない）を
設け、Ｎ型エピタキシャル層４を成長させ、Ｎ＋＋埋込
み領域２でＰ型半導体基板１より分離されたＰ＋型埋込
み即成３に達するようにＰ“型領域５ａおよびＰ型半導
体基板１に接するＰ＋型埋込み領域１３に達するように
Ｐ゛゛絶縁分離領域１０をＮ型エピタキシャル層４内に
拡散によって形成する。次にＮ＋＋埋込み領域２に接し
ているＮ型エピタキシャル層４にＮ゛型領領域６拡散に
よって形成し、Ｐ＋型絶縁分離領域１０および、Ｐ”型
即成５．Ｎ＋型領域６上の絶縁層７を除去してコンタク
ト窓を設け、さらに、Ｎ３型領域６とＰ＋型領域５とを
外部端子に接続する電極９およびＰ１型紙絶縁離領域１
０と接地端子とを接続する電極８を設ける。
以上のような手段によって構成される構造の等価回路は
第５図に示すような構成となる。
第５図に示すような構成となる。
すなわち、Ｐ＋型埋込み領域３をエミッタ、Ｎ＋＋埋込
み領域２をベース、Ｐ型半導体基板１をコレクタとする
ＰＮＰ）ランジスタのベースとエミッタ間に、Ｎ＋＋埋
込み領域２とＮ＋型領領域６接するＮ型エピタキシャル
層４により形成される抵抗２２か接続された構成となる
。
み領域２をベース、Ｐ型半導体基板１をコレクタとする
ＰＮＰ）ランジスタのベースとエミッタ間に、Ｎ＋＋埋
込み領域２とＮ＋型領領域６接するＮ型エピタキシャル
層４により形成される抵抗２２か接続された構成となる
。
第５図に示すような構成におけるエミッタ、コレクタ間
の電圧、電流特性は第６図に示すようにスイッチバック
特性（負性抵抗特性）を示し、集積回路の電源電圧（以
下ＶＣＣと記す）以上にブレークダウン電圧ＶＢを設定
することで通常では、カットオフ状態となり、静電気な
どブレークダウン電圧■８を越える高電圧が印加された
場合には、ＯＮ状態となって、スイッチバック特性によ
って、短時間に低電圧にて大電流を流すことが可能とな
る。このため実質上動作抵抗が小さくなったのと等価の
効果を有し、面積の増大を伴なわずに、静電破壊に対す
る十分な保護効果を得るころができる、 第２図は本発明の第２カ実施例を示す半導体チップの断
面図である９、 この実施例は、Ｐ＋型領域５ｂを形成する時にＮ型エピ
タキシャル層４と分離したＮ型エピタキシャル層１４を
設けられるように拡散を行いＮ゛型領領域６形成する時
同時にＮ型エピタキシャル層１４にＮ”型領域１６を形
成し、Ｎ＋型領領域１６上絶縁層７を除去し、Ｎ゛型領
領域１６正電源端子とを接続する電極１１を設けたもの
て′ある。
の電圧、電流特性は第６図に示すようにスイッチバック
特性（負性抵抗特性）を示し、集積回路の電源電圧（以
下ＶＣＣと記す）以上にブレークダウン電圧ＶＢを設定
することで通常では、カットオフ状態となり、静電気な
どブレークダウン電圧■８を越える高電圧が印加された
場合には、ＯＮ状態となって、スイッチバック特性によ
って、短時間に低電圧にて大電流を流すことが可能とな
る。このため実質上動作抵抗が小さくなったのと等価の
効果を有し、面積の増大を伴なわずに、静電破壊に対す
る十分な保護効果を得るころができる、 第２図は本発明の第２カ実施例を示す半導体チップの断
面図である９、 この実施例は、Ｐ＋型領域５ｂを形成する時にＮ型エピ
タキシャル層４と分離したＮ型エピタキシャル層１４を
設けられるように拡散を行いＮ゛型領領域６形成する時
同時にＮ型エピタキシャル層１４にＮ”型領域１６を形
成し、Ｎ＋型領領域１６上絶縁層７を除去し、Ｎ゛型領
領域１６正電源端子とを接続する電極１１を設けたもの
て′ある。
この実施例は、正電源と外部端子間に接続する保護素子
＜ Ｐ Ｎタイオード）を同時に形成した場合の実施例
であるが、Ｇ Ｎ Ｄ端子側のＰＮＰ）−ランジスタの
上方にＰＮタイオードを設けであるので、保護素子全体
の面積を小さくできる。
＜ Ｐ Ｎタイオード）を同時に形成した場合の実施例
であるが、Ｇ Ｎ Ｄ端子側のＰＮＰ）−ランジスタの
上方にＰＮタイオードを設けであるので、保護素子全体
の面積を小さくできる。
以上、Ｐ型半導体基板上のＮ型エピタキシャル層を有す
る場合について説明したが、導電型及び電圧の極性を逆
にすれは、Ｎ型半導体基板にＰ型エピタキシャル層を有
する場合にそのままあてはまる。
る場合について説明したが、導電型及び電圧の極性を逆
にすれは、Ｎ型半導体基板にＰ型エピタキシャル層を有
する場合にそのままあてはまる。
′発明の詳細
な説明したように本発明は、Ｐ” （又はＮ−）型埋
込み領域３．Ｎ”（又はＰ“）型埋込み領域２、Ｐ（又
はＮ）半導体基板１によって形成されるＰＮＰ （又は
ＮＰＮ） トランジスタに、Ｎ（又はＰ）型エピタキシ
ャル層４により形成される抵抗か、前述のＰＮＰ （又
はＮＰＮ））−ランジスタのベース、エミッタ間に接続
された構造であるなめ、スイッチハック特性を有し、従
来のＰＮタイオードにる保護素子に比較して、実買上動
作抵抗か小さくなるため、面積の増大を伴なわずに、静
電破壊に対する十分な保護効果を得ることができる効果
を有している。
込み領域３．Ｎ”（又はＰ“）型埋込み領域２、Ｐ（又
はＮ）半導体基板１によって形成されるＰＮＰ （又は
ＮＰＮ） トランジスタに、Ｎ（又はＰ）型エピタキシ
ャル層４により形成される抵抗か、前述のＰＮＰ （又
はＮＰＮ））−ランジスタのベース、エミッタ間に接続
された構造であるなめ、スイッチハック特性を有し、従
来のＰＮタイオードにる保護素子に比較して、実買上動
作抵抗か小さくなるため、面積の増大を伴なわずに、静
電破壊に対する十分な保護効果を得ることができる効果
を有している。
は従来の保護素子の断面図、第５図は本発明の保護素子
の等価回路図、第６図は本発明の保護素子の電圧−電流
特性を示す図である。 １・・・Ｐ型半導体基板、２・・・Ｎ″′型埋型埋類域
、３．１３・・・Ｐ＋型埋込み領域、４．１４・・・Ｎ
型エピタキシャル層、５ａ、５ｂ・・・Ｐ＋型領域、６
１６・・・Ｎ”領域、７・・・絶縁層、８・・・ＧＮＤ
電極、９・・・外部端子に接続される電極、１ｏ・・・
Ｐ＋型絶縁分離領域、１１・・・正電源電極、１２・・
・Ｐ型領域、２１・・・ＰＮＰトランジスタ、２２・・
・Ｎ型エピタキシャル層の等価抵抗。
の等価回路図、第６図は本発明の保護素子の電圧−電流
特性を示す図である。 １・・・Ｐ型半導体基板、２・・・Ｎ″′型埋型埋類域
、３．１３・・・Ｐ＋型埋込み領域、４．１４・・・Ｎ
型エピタキシャル層、５ａ、５ｂ・・・Ｐ＋型領域、６
１６・・・Ｎ”領域、７・・・絶縁層、８・・・ＧＮＤ
電極、９・・・外部端子に接続される電極、１ｏ・・・
Ｐ＋型絶縁分離領域、１１・・・正電源電極、１２・・
・Ｐ型領域、２１・・・ＰＮＰトランジスタ、２２・・
・Ｎ型エピタキシャル層の等価抵抗。
Claims (1)
- Ｐ（又はＮ）型半導体基板上に形成されたＮ（又はＰ
）型エピタキシャル層の境界部に選択的に形成されたＮ
＾＋（又はＰ＾＋）型埋込み領域と、前記Ｎ＾＋（又は
Ｐ＾＋）型埋込み領域上に選択的に形成されたＰ＾＋（
又はＮ＾＋）型埋込み領域と、前記Ｎ（又はＰ）型エピ
タキシャル層内に前記Ｐ＾＋（又はＮ＾＋）型埋込み領
域に達するように形成されたＰ＾＋（又はＮ＾＋）領域
及びＰ（又はＮ）型半導体基板に接する他のＰ＾＋（又
はＮ＾＋）型埋込み領域に達するように形成されたＰ＾
＋（又はＮ＾＋）型絶縁分離領域と、前記Ｎ＾＋（又は
Ｐ＾＋）型埋込み領域に接する前記Ｎ（又はＰ）型エピ
タキシャル層と、前記Ｐ＾＋（又はＮ＾＋）型領域と接
続しさらに外部端子に接続される電極と、前記Ｐ＾＋（
又はＮ＾＋）型絶縁分離領域と接地端子を接続する電極
とを備えていることを特徴とする集積回路用保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191744A JP3018417B2 (ja) | 1990-07-19 | 1990-07-19 | 集積回路用保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2191744A JP3018417B2 (ja) | 1990-07-19 | 1990-07-19 | 集積回路用保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478162A true JPH0478162A (ja) | 1992-03-12 |
| JP3018417B2 JP3018417B2 (ja) | 2000-03-13 |
Family
ID=16279781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2191744A Expired - Lifetime JP3018417B2 (ja) | 1990-07-19 | 1990-07-19 | 集積回路用保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018417B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| CN100407287C (zh) * | 2004-03-23 | 2008-07-30 | 三星电子株式会社 | 显示设备和控制其的方法 |
| JP2008195423A (ja) * | 2007-02-13 | 2008-08-28 | Fuji Seal International Inc | 紙パック用の蓋 |
| JP2013073992A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
-
1990
- 1990-07-19 JP JP2191744A patent/JP3018417B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| JP2002198542A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| CN100407287C (zh) * | 2004-03-23 | 2008-07-30 | 三星电子株式会社 | 显示设备和控制其的方法 |
| JP2008195423A (ja) * | 2007-02-13 | 2008-08-28 | Fuji Seal International Inc | 紙パック用の蓋 |
| JP2013073992A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018417B2 (ja) | 2000-03-13 |
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