JPS63147347A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 239000010410 layer Substances 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 34
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 229910052721 tungsten Inorganic materials 0.000 claims description 22
- 239000010937 tungsten Substances 0.000 claims description 22
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 16
- 229910052582 BN Inorganic materials 0.000 claims description 14
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 2
- 230000001070 adhesive effect Effects 0.000 claims 2
- 238000000137 annealing Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910000838 Al alloy Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- -1 for example Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
及」Ｊと１旦
この発明は超小型固体装置に関し、特に、相補型金属酸
化物半導体（ＣＭＯＳ）型の超大規模集ａ（ＶＬＳＩ）
装置に関する。
化物半導体（ＣＭＯＳ）型の超大規模集ａ（ＶＬＳＩ）
装置に関する。
導電膜は広＜ ＶＬＳ Ｉ装置の構成に利用されている
。代表的なＶＬＳ Ｉ構成シーケンスでは、導電膜は絶
縁層の頂面に及びこの絶縁層に形成されたミクロン又は
サブミクロンの大きさの接触通路又は穴に付着される。
。代表的なＶＬＳ Ｉ構成シーケンスでは、導電膜は絶
縁層の頂面に及びこの絶縁層に形成されたミクロン又は
サブミクロンの大きさの接触通路又は穴に付着される。
実際的に重要な多くの場合に、上記の接触通路は非常に
険しい（はぼ垂直の）側壁と、高アスペクト比即ち高さ
対輻比を示す、この絶縁層とその中の各通路の壁と底に
、連続する一様な導電膜を確立する。ことは興味ある要
求である。深い段部の縁と隅は特に信頼性を持つて覆う
ことは困難である。
険しい（はぼ垂直の）側壁と、高アスペクト比即ち高さ
対輻比を示す、この絶縁層とその中の各通路の壁と底に
、連続する一様な導電膜を確立する。ことは興味ある要
求である。深い段部の縁と隅は特に信頼性を持つて覆う
ことは困難である。
例えば、（アルミニウム／銅又はアルミニウム／シリコ
ン／銅のような）標準的なアルミニウム合金から作られ
た導電膜は従来の視線スパッタリンク又は蒸着技術によ
って一般的にＶＬＳ Ｉ構成の通路については、これら
の技術は通路内に付着された電流運搬導電膜内に微小な
割れ目及び不連続部分を形成する不適切な段部被覆をし
ばしばもたらす、これの発生の可能性は明らかに構成の
歩留りとＶＬＳ Ｉ装置の信頼性に対し重大な脅威を与
える。
ン／銅のような）標準的なアルミニウム合金から作られ
た導電膜は従来の視線スパッタリンク又は蒸着技術によ
って一般的にＶＬＳ Ｉ構成の通路については、これら
の技術は通路内に付着された電流運搬導電膜内に微小な
割れ目及び不連続部分を形成する不適切な段部被覆をし
ばしばもたらす、これの発生の可能性は明らかに構成の
歩留りとＶＬＳ Ｉ装置の信頼性に対し重大な脅威を与
える。
ｎチャネル金属酸化物半導体（ＮＭＯＳ）装置について
は、接触通路に関する上記の段部被覆聞届は通常いわゆ
るポリシリコン・プラクの使用により克服することがで
きる。それによれば、ポリシリコンの膜は絶縁層とこの
絶縁層の中に形成された通路に付着される。これは一般
的には、ポリシリコンを整合的に付着し、そして、これ
を導電性にするためにドープする低圧化学蒸着工程でな
される。アルミニウム合金の膜は次にこのトープされた
ポリシリコンの頂部に付着される。このポリシリコン−
アルミニウム合金の複合物は次に順次の乾燥エッチング
工程でパターン化される。
は、接触通路に関する上記の段部被覆聞届は通常いわゆ
るポリシリコン・プラクの使用により克服することがで
きる。それによれば、ポリシリコンの膜は絶縁層とこの
絶縁層の中に形成された通路に付着される。これは一般
的には、ポリシリコンを整合的に付着し、そして、これ
を導電性にするためにドープする低圧化学蒸着工程でな
される。アルミニウム合金の膜は次にこのトープされた
ポリシリコンの頂部に付着される。このポリシリコン−
アルミニウム合金の複合物は次に順次の乾燥エッチング
工程でパターン化される。
ポリシリコンプラグ工程では、付着されたアルミニウム
合金の貧弱な段部被覆により生じる任意の電気的不連続
性は実際導電性のポリシリコンよりなる下に存在する整
合付着膜により橋絡される。これにより、高アスペクト
比の通路を持つＮＭＯ３装置の比較的高製造歩留りと良
好な信頼性が保証される。
合金の貧弱な段部被覆により生じる任意の電気的不連続
性は実際導電性のポリシリコンよりなる下に存在する整
合付着膜により橋絡される。これにより、高アスペクト
比の通路を持つＮＭＯ３装置の比較的高製造歩留りと良
好な信頼性が保証される。
不幸にして、上記のポリシリコン−プラグ技術の使用は
ＣＭＯＳ装置を作るためには容易に実施できない。これ
は、ポリシリコン膜の単一段階のドーピング中に生じて
それを導電性にする可能性のあるソース／トレイン領域
の潜在的な汚染のためである。２つの別々の工程でポリ
シリコン膜をドーピングすることは余分なリンクラフイ
な必要とし、これにより、構成方法全体が複雑になり、
装置の歩留りに衝撃を与える可能性かある。
ＣＭＯＳ装置を作るためには容易に実施できない。これ
は、ポリシリコン膜の単一段階のドーピング中に生じて
それを導電性にする可能性のあるソース／トレイン領域
の潜在的な汚染のためである。２つの別々の工程でポリ
シリコン膜をドーピングすることは余分なリンクラフイ
な必要とし、これにより、構成方法全体が複雑になり、
装置の歩留りに衝撃を与える可能性かある。
従って、ＶＬＳ Ｉ装置に含まれる高アスペクト比の通
路に良好な接触を達成する試みに向けられた努力か当業
者により続けられている。この努先は、成功したとして
も、信頼性ある低価格ＣＭＯ／−１罎ｂ ｐｇＬｍ ＋
−ｔ＋＋ ｍ ＋−＋ ｈｈ ＋ ｗ
Ｊ、％ ＋ｘ ｈ ＋；ｌｉ＞ ＃： す
＠ ｆ−ｋｈ／Ｆ’ｌ ＴＭＴ ４１Ｐｒ性を有す
るということか認識された。
路に良好な接触を達成する試みに向けられた努力か当業
者により続けられている。この努先は、成功したとして
も、信頼性ある低価格ＣＭＯ／−１罎ｂ ｐｇＬｍ ＋
−ｔ＋＋ ｍ ＋−＋ ｈｈ ＋ ｗ
Ｊ、％ ＋ｘ ｈ ＋；ｌｉ＞ ＃： す
＠ ｆ−ｋｈ／Ｆ’ｌ ＴＭＴ ４１Ｐｒ性を有す
るということか認識された。
発明の要約
従って、この発明の目的は改良になる超小型装置を提供
することである。特に、この発明の目的は高アスペクト
比の接触通路を有する種類のＶＬＳＩ ＣＭＯＳ装置
を改良することである。
することである。特に、この発明の目的は高アスペクト
比の接触通路を有する種類のＶＬＳＩ ＣＭＯＳ装置
を改良することである。
簡述すれば、この発明のこれら及び他の目的は、高アス
ペクト比の接触通路か絶縁層に形成されている特定の例
示的なＶＬＳＩ ＣＭＯＳ装置で実現される。この発
明によれば、窒化ホウ素のような材料よりなる薄層がま
ず絶縁層と通路の壁と底に一様に付着される。これは化
学蒸着工程で整合的に行われる。次に、この付着された
層は異方性乾燥エッチングをされる。これにより絶縁層
の頂面及び通路の底から窒化ホウ素か除去される。残っ
ている窒化ホウ素だ番プか通路の壁に比較的薄い部分を
有する。
ペクト比の接触通路か絶縁層に形成されている特定の例
示的なＶＬＳＩ ＣＭＯＳ装置で実現される。この発
明によれば、窒化ホウ素のような材料よりなる薄層がま
ず絶縁層と通路の壁と底に一様に付着される。これは化
学蒸着工程で整合的に行われる。次に、この付着された
層は異方性乾燥エッチングをされる。これにより絶縁層
の頂面及び通路の底から窒化ホウ素か除去される。残っ
ている窒化ホウ素だ番プか通路の壁に比較的薄い部分を
有する。
タングステンのような金属は、次に、選択的に装置の構
造に一致する方法で付着される。特に、タングステンは
通路内の窒化ケイ素と通路の底に存在する材料（一般的
にはシリコン又は金属ケイ化物）に形成される。然しな
から、タングステンは絶縁層の表面には形成されない、
続いて、アルミニウム合金のような導電材料か絶縁層の
表面と通路内のタングステンに付着される。
造に一致する方法で付着される。特に、タングステンは
通路内の窒化ケイ素と通路の底に存在する材料（一般的
にはシリコン又は金属ケイ化物）に形成される。然しな
から、タングステンは絶縁層の表面には形成されない、
続いて、アルミニウム合金のような導電材料か絶縁層の
表面と通路内のタングステンに付着される。
この出願人による発明は、絶縁層を通して形成された少
なくとも１つの通路を有し、この絶縁層のための支持面
が各通路の底にある金属又は金属ケイ化物又はシリコン
の表面よりなる種類の半導体装置を構成する方法を含む
。特に、この方法は絶縁層の頂面と各通路の側壁と底に
一様な付着層を整合的に付着する工程を含み、その特徴
とするところは、各通路の側壁に付着層の部分を残すよ
うにこの付着層の異方性エッチングを行ない、各通路の
側壁部分と底面にのみ導電材料を整合的に付着し、そし
て、前記絶縁層の頂面に前記導電性の通路のプラグの少
なくとも１つと接触するように導電パターンを形成する
段階を有することにある。
なくとも１つの通路を有し、この絶縁層のための支持面
が各通路の底にある金属又は金属ケイ化物又はシリコン
の表面よりなる種類の半導体装置を構成する方法を含む
。特に、この方法は絶縁層の頂面と各通路の側壁と底に
一様な付着層を整合的に付着する工程を含み、その特徴
とするところは、各通路の側壁に付着層の部分を残すよ
うにこの付着層の異方性エッチングを行ない、各通路の
側壁部分と底面にのみ導電材料を整合的に付着し、そし
て、前記絶縁層の頂面に前記導電性の通路のプラグの少
なくとも１つと接触するように導電パターンを形成する
段階を有することにある。
この出願人の発明は、更に、絶縁層を通して形成された
少なくとも１つの通路を設け、この各通路がこの絶縁層
の部分により形成される側壁を有する半導体装置よりな
る。この半導体装置は更に絶縁層を支持する手段を有し
ている。この半導体層の特徴は、付着の裏張り層が通路
の側壁及び各通路の底にある支持手段の有限部分と接触
していて、その通路内の導電材料が前記裏張り層と各通
路の底にある前記支持手段の残りの部分に付着されてい
ることにある。
少なくとも１つの通路を設け、この各通路がこの絶縁層
の部分により形成される側壁を有する半導体装置よりな
る。この半導体装置は更に絶縁層を支持する手段を有し
ている。この半導体層の特徴は、付着の裏張り層が通路
の側壁及び各通路の底にある支持手段の有限部分と接触
していて、その通路内の導電材料が前記裏張り層と各通
路の底にある前記支持手段の残りの部分に付着されてい
ることにある。
この発明及びこの発明の上記及び他の目的の完全な理解
は、一定の比率で描いたものではない添付図面に関して
以下に与えられる詳細な説明を考慮することにより得る
ことかできる。
は、一定の比率で描いたものではない添付図面に関して
以下に与えられる詳細な説明を考慮することにより得る
ことかできる。
詳細な説明
第１図に示した例示的な装置は従来のＣＭＯＳ装置の一
部である。ここに示した装置は内部に形成した標準的な
ソース／トレイン領域１２を持つシリコン体部ｌＯを有
している。領域１２の上には従来の金属ケイ化物部分１
４が存在し、この部分１４は、例えば、コバルトケイ化
物よりなる。
部である。ここに示した装置は内部に形成した標準的な
ソース／トレイン領域１２を持つシリコン体部ｌＯを有
している。領域１２の上には従来の金属ケイ化物部分１
４が存在し、この部分１４は、例えば、コバルトケイ化
物よりなる。
部分１４は領域１２に対し良好な電気接続を行なうよう
に設計されている。
に設計されている。
第１図の装置は、又、例えば、燐ケイ化物ガラス又はホ
ウ素燐ケイ化物ガラスのようなガラス材料より作られた
絶縁層１６を有している。標準的な技術により、接触通
路１８は絶縁層１６の中に形成されている。ソース／ト
レイン領域１２に対する電気接続は、当技術分野で公知
のように、ケイ化物部分１４と接触する通路１８内に適
当な導電材料を付着することにより形成される。
ウ素燐ケイ化物ガラスのようなガラス材料より作られた
絶縁層１６を有している。標準的な技術により、接触通
路１８は絶縁層１６の中に形成されている。ソース／ト
レイン領域１２に対する電気接続は、当技術分野で公知
のように、ケイ化物部分１４と接触する通路１８内に適
当な導電材料を付着することにより形成される。
例示のために、第１図の垂直壁のある接触通路１８は、
ここでは、約１マイクロメータ（ｇｍ）の高さｈと約０
．５４ｍの直径ｄを有すると仮定する。このような通路
は比較的高いアスペクト比を有すると考えられる。実際
、このような通路で良好な段部被覆を達成し、そして、
通路１８内に付着された導電材料とこの通路の底に露出
された金属ケイ化物部分１４のその部分との間に信頼て
きる電気接触を確立することは極めて困難であこの発明
の原理によれば、非導電材料の比較的薄い一様な層は、
第１図に示した装置の全ての露出面に一致する仕方で付
着される。
ここでは、約１マイクロメータ（ｇｍ）の高さｈと約０
．５４ｍの直径ｄを有すると仮定する。このような通路
は比較的高いアスペクト比を有すると考えられる。実際
、このような通路で良好な段部被覆を達成し、そして、
通路１８内に付着された導電材料とこの通路の底に露出
された金属ケイ化物部分１４のその部分との間に信頼て
きる電気接触を確立することは極めて困難であこの発明
の原理によれば、非導電材料の比較的薄い一様な層は、
第１図に示した装置の全ての露出面に一致する仕方で付
着される。
例示的に、層２０は約１０００から２０００オングスト
ロ一ム単位（入）の厚さの窒化ホウ素よりなる化学蒸着
（ＣＶＤ）層を有する。（例示的な例のために、以下に
特定する特定層２０の厚さは約１０００人であると仮定
する。）特に、このような層は絶縁層１６の頂面及び側
面と、通路１８の底に露出された窒化ケイ素物部分１４
の部分とに整合的に付着すると測定されている。このよ
うな付着層２０は垂直又はほぼ垂直な壁を持つ高アスペ
クト比の通路の優れた段部被覆を示す。
ロ一ム単位（入）の厚さの窒化ホウ素よりなる化学蒸着
（ＣＶＤ）層を有する。（例示的な例のために、以下に
特定する特定層２０の厚さは約１０００人であると仮定
する。）特に、このような層は絶縁層１６の頂面及び側
面と、通路１８の底に露出された窒化ケイ素物部分１４
の部分とに整合的に付着すると測定されている。このよ
うな付着層２０は垂直又はほぼ垂直な壁を持つ高アスペ
クト比の通路の優れた段部被覆を示す。
特定の例示的な例として、第２図の層２０はソース・ガ
スとして稀薄のＢ２ Ｈ６（Ｎ２の１５体積パーセント
）とＮ Ｈ３を利用する従来の低圧（ＬＰ）ＣＶＤ反応
装置内において付着により形成される。これらの気体の
流量は稀薄Ｂ２Ｈ６の約５０ｓｅｃｍとＮＨ，の５０ｓ
ｃｃｍを生じるよろＬ″４１１３１されて、＆ｈ ７女
、］１のＮＨ，／Ｂ２Ｈ６を確立する。付着温度は約３
７５℃に設定され、一方、反応装置内の全圧力は約０．
２Ｔｏｒｒに維持された。これらの条件下で、Ｂ、ＮＨ
の理論化学量を持つ窒化ホウ素の層か１分間あたり約３
０人の速度で付着された。このように付着された層は比
較的低い欠陥密度（例えば、１平方ｃｍあたり約０．ま
たけ）を示した。
スとして稀薄のＢ２ Ｈ６（Ｎ２の１５体積パーセント
）とＮ Ｈ３を利用する従来の低圧（ＬＰ）ＣＶＤ反応
装置内において付着により形成される。これらの気体の
流量は稀薄Ｂ２Ｈ６の約５０ｓｅｃｍとＮＨ，の５０ｓ
ｃｃｍを生じるよろＬ″４１１３１されて、＆ｈ ７女
、］１のＮＨ，／Ｂ２Ｈ６を確立する。付着温度は約３
７５℃に設定され、一方、反応装置内の全圧力は約０．
２Ｔｏｒｒに維持された。これらの条件下で、Ｂ、ＮＨ
の理論化学量を持つ窒化ホウ素の層か１分間あたり約３
０人の速度で付着された。このように付着された層は比
較的低い欠陥密度（例えば、１平方ｃｍあたり約０．ま
たけ）を示した。
次に、この出願の発明の原理により、第１図の層２０は
異方性のエッチングをされる０例示的に、層２０は反応
イオンエッチング工程で乾燥エッチングをされる。エッ
チングは絶縁層１６の頂面の層２０の部分及び通路の底
の層２０の部分を少なくとも除去するために行なわれる
。この場合、層２０の残りの部分は絶縁層１６内に形成
されたそれぞれの通路に高さｈを有する側壁の裏張り（
複数）を構成する。
異方性のエッチングをされる０例示的に、層２０は反応
イオンエッチング工程で乾燥エッチングをされる。エッ
チングは絶縁層１６の頂面の層２０の部分及び通路の底
の層２０の部分を少なくとも除去するために行なわれる
。この場合、層２０の残りの部分は絶縁層１６内に形成
されたそれぞれの通路に高さｈを有する側壁の裏張り（
複数）を構成する。
好都合にも、以下に明らかになる理由で、層２０はわざ
と過度にエッチングされる。以下に特定する特定の工程
に従うことにより過度のエッチングはケイ化物部分１４
の表面の見掛けの腐食なしチング工程の後に、通路１８
内の側壁の裏張り２０には第３図に示したように現われ
る。通路１８の高さｈか１４ｍである１つの特定の例示
的な場合に１層２０は、側壁の裏張り２２の頂面か絶縁
層１６の頂面の下に約０．１５ｐｍとなるように過度に
エッチングされた。これらの表面の間の距離は第３図で
ｅとして示しである。
と過度にエッチングされる。以下に特定する特定の工程
に従うことにより過度のエッチングはケイ化物部分１４
の表面の見掛けの腐食なしチング工程の後に、通路１８
内の側壁の裏張り２０には第３図に示したように現われ
る。通路１８の高さｈか１４ｍである１つの特定の例示
的な場合に１層２０は、側壁の裏張り２２の頂面か絶縁
層１６の頂面の下に約０．１５ｐｍとなるように過度に
エッチングされた。これらの表面の間の距離は第３図で
ｅとして示しである。
例示的には、窒化ケイ素物の層２０の異方性エッチング
はエッチング・プラズマを得るガスとしてＣＦ ４ ／
４％０２を使用する標準的な平行板反応装置内で反応
イオン・エッチング・モートて実施された。動作電力は
約４５０ワツトに設定された０反応装置内の全圧力は約
３ミリＴｏｒｒに設定された。これらの条件下で、１分
間あたり約９０人の窒化ボロンの窒化ボロンについての
エッチング速度か達成され、そして、窒化物の部分１４
の無視することかできるエッチング（第３図）か観察さ
れた。
はエッチング・プラズマを得るガスとしてＣＦ ４ ／
４％０２を使用する標準的な平行板反応装置内で反応
イオン・エッチング・モートて実施された。動作電力は
約４５０ワツトに設定された０反応装置内の全圧力は約
３ミリＴｏｒｒに設定された。これらの条件下で、１分
間あたり約９０人の窒化ボロンの窒化ボロンについての
エッチング速度か達成され、そして、窒化物の部分１４
の無視することかできるエッチング（第３図）か観察さ
れた。
続いて、この発明の原理により、タングステンのような
導電材料が１０００人厚の窒化ホウ素の裏張り２２の頂
面及び側面（第３図）か窒化物部分１４の頂面の露出面
部分にのみ選択的に付着された。重要なことに、タング
ステンは絶縁層１６の露出面には付着していない。
導電材料が１０００人厚の窒化ホウ素の裏張り２２の頂
面及び側面（第３図）か窒化物部分１４の頂面の露出面
部分にのみ選択的に付着された。重要なことに、タング
ステンは絶縁層１６の露出面には付着していない。
少なくとも約０．１５Ｂｍ厚のタングステン層を付着す
ることによって、裏張り２２を有する０、５１Ｌｍの直
径の通路１８（第３図）はほぼ完全に満たされる。更に
、タングステン充填のこの通・路の頂部は絶縁層１６の
頂面とほぼ共平面をなしている。第４図で、参照数字２
４は、いくぶん凹んだ頂面の地形を有するものとして示
した付着タングステン・プラグを示す。
ることによって、裏張り２２を有する０、５１Ｌｍの直
径の通路１８（第３図）はほぼ完全に満たされる。更に
、タングステン充填のこの通・路の頂部は絶縁層１６の
頂面とほぼ共平面をなしている。第４図で、参照数字２
４は、いくぶん凹んだ頂面の地形を有するものとして示
した付着タングステン・プラグを示す。
例示的に、タングステンは従来のＬＰＣＶＤ反応装置て
第４図に示す導電通路プラグ２４を形成するように付着
された。例として、これは、当技術分野で公知のように
、ＷＦ、のＨ２還元を利用することによってなされた。
第４図に示す導電通路プラグ２４を形成するように付着
された。例として、これは、当技術分野で公知のように
、ＷＦ、のＨ２還元を利用することによってなされた。
Ｈ２とＷＦ、のガスの流量は、例えば、それぞれ、４０
００ｓｅｃｍし １ ｎ （！ （” ／
’ １１ １″＃ ４ｈ ”ｂ Ｊｅ Ｍ す
、 ｊ＋１ＪｎＴｔＰ 〕＋ もｈ １ に
０℃に設定され、そして、反応装置内の全動作圧力は約
ＩＴｏｒｒに設定された。これらの条件下て、付着タン
グステンは窒化ホウ素の裏張り２２とケイ化物部分１４
にのみ、１分間あたり約１０人の速度で形成された。
００ｓｅｃｍし １ ｎ （！ （” ／
’ １１ １″＃ ４ｈ ”ｂ Ｊｅ Ｍ す
、 ｊ＋１ＪｎＴｔＰ 〕＋ もｈ １ に
０℃に設定され、そして、反応装置内の全動作圧力は約
ＩＴｏｒｒに設定された。これらの条件下て、付着タン
グステンは窒化ホウ素の裏張り２２とケイ化物部分１４
にのみ、１分間あたり約１０人の速度で形成された。
約３５０°Ｃよりも低いタングステン付着温度は一般的
には望ましくない。それは、この温度は窒化ホウ素に対
するタングステンの付着が比較的貧弱になる傾向かある
からである。又、約３５０℃より高い温度も一般的に望
ましくない。これはこの温度が露出された絶縁体の面に
関する付着しにくくなる危険性が増大する傾向かあるか
らである。
には望ましくない。それは、この温度は窒化ホウ素に対
するタングステンの付着が比較的貧弱になる傾向かある
からである。又、約３５０℃より高い温度も一般的に望
ましくない。これはこの温度が露出された絶縁体の面に
関する付着しにくくなる危険性が増大する傾向かあるか
らである。
ここに特定した仕方でタングステンを付着するために利
用される工程の特定の例示的な順序は、２分間の１００
対１のフッ化水素酸溶液内での予備清掃、続く１０分間
の水洗い及び２分間の乾燥サイクルを有した。続いて、
装置はＬＰＣＶ［）反応装置内に移され、約０．２Ｔｏ
ｒｒまで排気された１次に、Ｈ２か４０００ｓｃｃｍの
流量−で導入され、ＷＦ、か１０１０５ｅの速度で加え
られた。付着サイクルの終りに、ＷＦ、の流れかさえぎ
られ、続いて、Ｎ２の流れがさえぎられた。次に、反応
装置はＮ２のガスを内部に導入することによって大気圧
まで増大された。
用される工程の特定の例示的な順序は、２分間の１００
対１のフッ化水素酸溶液内での予備清掃、続く１０分間
の水洗い及び２分間の乾燥サイクルを有した。続いて、
装置はＬＰＣＶ［）反応装置内に移され、約０．２Ｔｏ
ｒｒまで排気された１次に、Ｈ２か４０００ｓｃｃｍの
流量−で導入され、ＷＦ、か１０１０５ｅの速度で加え
られた。付着サイクルの終りに、ＷＦ、の流れかさえぎ
られ、続いて、Ｎ２の流れがさえぎられた。次に、反応
装置はＮ２のガスを内部に導入することによって大気圧
まで増大された。
第４図に示した導電通路プラグ２４のいくぶん凹んだ頂
面のようなほぼ平な面は後の装置の構成工程を容易にす
る。このような表面は、例えば。
面のようなほぼ平な面は後の装置の構成工程を容易にす
る。このような表面は、例えば。
後のアルミニウムの付着及びパターン化のために有利な
ものである。金属化バターニングを複雑にするいかなる
アルミニウムの下層もこの場合には存在しない。
ものである。金属化バターニングを複雑にするいかなる
アルミニウムの下層もこの場合には存在しない。
第４図で示したように、窒化物部分１４と接触する通路
に付着した材料の比較的小さな領域部分は前述の窒化ホ
ウ素の側壁裏張り２２を有している。この裏張り２２は
非導電性である。それにもかかわらず、比較的大きな領
域の導電性のタングステン・プラグ２４とケイ化物部分
１４との間の図示の通路内において実際に達成された接
触量は高品質のＶＬＳＩ ＣＭＯＳ装置を構成するに
適温５図は１例えば、絶縁層１６と前述の導電通路プラ
グ２４により形成されるほぼ平坦な面に付着された標準
的なアルミニウム合金からなる層２６を示す０例示的に
、このような層２６は多レベル金属化構造の１つのレベ
ルよりなる。このような構造では、この発明の原理に従
ってなされた付加的な通路プラグは互いに離れた導電層
を相互接続するために利用することかできる。
に付着した材料の比較的小さな領域部分は前述の窒化ホ
ウ素の側壁裏張り２２を有している。この裏張り２２は
非導電性である。それにもかかわらず、比較的大きな領
域の導電性のタングステン・プラグ２４とケイ化物部分
１４との間の図示の通路内において実際に達成された接
触量は高品質のＶＬＳＩ ＣＭＯＳ装置を構成するに
適温５図は１例えば、絶縁層１６と前述の導電通路プラ
グ２４により形成されるほぼ平坦な面に付着された標準
的なアルミニウム合金からなる層２６を示す０例示的に
、このような層２６は多レベル金属化構造の１つのレベ
ルよりなる。このような構造では、この発明の原理に従
ってなされた付加的な通路プラグは互いに離れた導電層
を相互接続するために利用することかできる。
従って、例として、第５図は、導電層２６の頂面に付着
されるコバルトのような適当な金属又はコバルトケイ化
物のような金属ケイ化物から作られた層２８を示す、（
層２８は引続くタングステンの選択付着のための基礎と
して役立つ。）更に、貫通する通路を有する別の絶縁層
３０が層２８の上に形成されている。今度は、第５図に
示すように、この通路は窒化ホウ素の側壁３２と導電性
のタングステン・プラグ３４て充填されている。この両
方は前に特定した特定の例示的な仕方で好都合に形成さ
れる。続いて、標準的なアルミニウム合金の別の層３６
が付着され、そして、絶縁層３０の上に存在してパター
ン化される。最後に１例えば、窒化シリコンのような材
料からなる標準的なカプセル層３８が層３６の頂部に付
着される。
されるコバルトのような適当な金属又はコバルトケイ化
物のような金属ケイ化物から作られた層２８を示す、（
層２８は引続くタングステンの選択付着のための基礎と
して役立つ。）更に、貫通する通路を有する別の絶縁層
３０が層２８の上に形成されている。今度は、第５図に
示すように、この通路は窒化ホウ素の側壁３２と導電性
のタングステン・プラグ３４て充填されている。この両
方は前に特定した特定の例示的な仕方で好都合に形成さ
れる。続いて、標準的なアルミニウム合金の別の層３６
が付着され、そして、絶縁層３０の上に存在してパター
ン化される。最後に１例えば、窒化シリコンのような材
料からなる標準的なカプセル層３８が層３６の頂部に付
着される。
かくして、この明細書において、超小型装置の導電性充
填物の高アスペクト比の通路の有利な方法が開示された
。これにより達成される導電性の通路のプラグの特徴は
実際の装置の要求を満足させるための優れた段部被覆、
良好な付着及び適度なコンダクタンスを有することにあ
る。更に、このプラグを形成するための工程は通路のほ
ぼ平坦な充填を達成するに容易に摘要可能なことである
。
填物の高アスペクト比の通路の有利な方法が開示された
。これにより達成される導電性の通路のプラグの特徴は
実際の装置の要求を満足させるための優れた段部被覆、
良好な付着及び適度なコンダクタンスを有することにあ
る。更に、このプラグを形成するための工程は通路のほ
ぼ平坦な充填を達成するに容易に摘要可能なことである
。
最後に、尚、上記の構成及び技術はこの発明の原理の単
に例示的なものである。この発明のこれらの原理によれ
ば、この発明の範囲から逸脱せずに当業者により数多く
の変形及び変更例が想到されよう。例えば、本明細書で
の主な強調点は窒化か、ＬＰＣＶＤ＊’７素、ＬＰＣＶ
Ｄ窒化９’／６１−ラム又はプラズマ促進ＣＶＤ窒化シ
リコンのような他の材料も高アスペクト比の通路内に上
記の裏張りを形成するに適当である。窒化シリコンの裏
張りは、例えば、ソース・ガスとしてシラン及びアンモ
ニアを利用する工程で通路に整合的に配置することがで
きる。更に、コバルト以外の金属及びコバルトケイ化物
以外の金属ケイ化物か上記の層１４と２８を形成するた
めに１用することができる。更に、実際の重要なある場
合に、層１４は全く省略することができる。これらの場
合に、タングステン又はモリブデンような適当な代替物
は、充填される通路の底に露出されたシリコン体部１０
の頂面の部分に直接付着する仕方で選択的に付着される
。
に例示的なものである。この発明のこれらの原理によれ
ば、この発明の範囲から逸脱せずに当業者により数多く
の変形及び変更例が想到されよう。例えば、本明細書で
の主な強調点は窒化か、ＬＰＣＶＤ＊’７素、ＬＰＣＶ
Ｄ窒化９’／６１−ラム又はプラズマ促進ＣＶＤ窒化シ
リコンのような他の材料も高アスペクト比の通路内に上
記の裏張りを形成するに適当である。窒化シリコンの裏
張りは、例えば、ソース・ガスとしてシラン及びアンモ
ニアを利用する工程で通路に整合的に配置することがで
きる。更に、コバルト以外の金属及びコバルトケイ化物
以外の金属ケイ化物か上記の層１４と２８を形成するた
めに１用することができる。更に、実際の重要なある場
合に、層１４は全く省略することができる。これらの場
合に、タングステン又はモリブデンような適当な代替物
は、充填される通路の底に露出されたシリコン体部１０
の頂面の部分に直接付着する仕方で選択的に付着される
。
更に、この発明の原理によれば、上記の側壁の裏張りは
ＬＰＣＶＤポリシリコンから作るととかてきる。上記の
ように、このような裏張りは異方性エッチングを伴う整
合付着により形成すること金属との反応によって導電性
のケイ化物層に部分的又は完全に変換される。このよう
な選択付着は、裏張りの表面及び通路の表面にのみ金属
を形成するＬＰＣ：ＶＤ工程て達成される。このような
工程により付着される適占な金属には、例えば、チタニ
ウム、タングステン、モリブデン、タンタル等がある。
ＬＰＣＶＤポリシリコンから作るととかてきる。上記の
ように、このような裏張りは異方性エッチングを伴う整
合付着により形成すること金属との反応によって導電性
のケイ化物層に部分的又は完全に変換される。このよう
な選択付着は、裏張りの表面及び通路の表面にのみ金属
を形成するＬＰＣ：ＶＤ工程て達成される。このような
工程により付着される適占な金属には、例えば、チタニ
ウム、タングステン、モリブデン、タンタル等がある。
ケイ化物への裏張りの上記の特定の変換は、（一般的に
約８００℃で付着されるチタニウムの場合のように）金
属付着工程自体期間中に、又は、（付着が一般的に約３
００℃で実施され、そして、ケイ化物が約６５０°Ｃで
形成されるタングステンの場合のような）付着後の焼き
なまし工程で生しることかできる。
約８００℃で付着されるチタニウムの場合のように）金
属付着工程自体期間中に、又は、（付着が一般的に約３
００℃で実施され、そして、ケイ化物が約６５０°Ｃで
形成されるタングステンの場合のような）付着後の焼き
なまし工程で生しることかできる。
又、上記のように、導電プラグで通路のほぼ平坦な充填
を達成することはしばしば好都合ではあるが、この出願
の発明は、もちろん、それに限定されない、導電性のプ
ラグが通路を充填しない場合には、その通路の上に付着
された導電材料（例えば、アルミニウム合金）はその通
路内に連続整ことに、この付着材料の電気的不連続部分
はその下に存在する整合付着のプラグにより事実上橋絡
される。
を達成することはしばしば好都合ではあるが、この出願
の発明は、もちろん、それに限定されない、導電性のプ
ラグが通路を充填しない場合には、その通路の上に付着
された導電材料（例えば、アルミニウム合金）はその通
路内に連続整ことに、この付着材料の電気的不連続部分
はその下に存在する整合付着のプラグにより事実上橋絡
される。
第１図は、この発明の原理が摘要可能な特定の例示的な
ＶＬＳ Ｉ装置の通路含有部分を理想化された形で図式
的に示した図、 第２図は第１図の装置に付着された一様な層を示しす図
、 第３図はその一様な層の異方性エッチングの後に残る層
の部分を示す図、 第４図は導電材料の選択付着の後の第３図の装置を表わ
す図、及び ：ｌＳ５図は本出願人の発明の原理により充填された２
つの通路を含む多層装置を示す図である６（主要部分の
符号の説明）
ＶＬＳ Ｉ装置の通路含有部分を理想化された形で図式
的に示した図、 第２図は第１図の装置に付着された一様な層を示しす図
、 第３図はその一様な層の異方性エッチングの後に残る層
の部分を示す図、 第４図は導電材料の選択付着の後の第３図の装置を表わ
す図、及び ：ｌＳ５図は本出願人の発明の原理により充填された２
つの通路を含む多層装置を示す図である６（主要部分の
符号の説明）
Claims (1)
- 【特許請求の範囲】 １、絶縁層（１６）であって、この絶縁層を通して形成
された少なくとも１つの通路（１８）を有し、この各通
路（１８）が前記絶縁層（１６）の一部によって形成さ
れた側壁を有する絶縁層（１６）、及び この絶縁層（１６）を支持する支持手段（１０、１４）
を有している半導体装置であって、付着裏張り層（２２
）が各通路（１８）の側壁、各通路（１８）の底におけ
る前記支持手段の有限部分と接触し、及び 前記通路（１８）内の導電材料（２４）が前記裏張り層
（２２）と、各通路（１８）の底における前記支持手段
の残りの部分に粘着力により取り付けられていることを
特徴とする半導体装置。 ２、特許請求の範囲第１項に記載の半導体装置であって
、ＣＭＯＳ装置よりなり、前記少なくとも１つの通路（
１８）は高アスペクト比を有する半導体装置。 ３、特許請求の範囲第２項に記載の半導体装置であって
、前記裏張りＢ（２２）は整合付着の窒化ホウ素よりな
る半導体装置。 ４、特許請求の範囲第３項に記載の半導体装置であって
、前記導電材料（２４）は整合付着のタングステンより
なる半導体装置。 ５、特許請求の範囲第４項に記載の半導体装置であって
、前記有限部分は金属ケイ化物よりなる半導体装置。 ６、特許請求の範囲第５項に記載の半導体装置であって
、前記金属ケイ化物はコバルトケイ化物を有する半導体
装置。 ７、特許請求の範囲第４項に記載の半導体装置であって
、前記有限部分はシリコンを有する半導体装置。 ８、特許請求の範囲第６項に記載の半導体装置であって
、前記絶縁層（１６）はガラス材料よりなる半導体装置
。 ９、特許請求の範囲第８項に記載の半導体装置であって
、各通路（１８）内の前記裏張り層（２２）の頂面は前
記絶縁層（１６）の頂面の下に存在する半導体装置。 １０、特許請求の範囲第９項に記載の半導体装置であっ
て、前記導電材料（２４）の頂面は前記絶縁層（１６）
の頂面とほぼ共平面である半導体装置。 １１、特許請求の範囲第１０項に記載の半導体装置であ
って、前記頂面に付着されパターン化された導電層（２
６）を更に有する半導体装置。 １２、特許請求の範囲第１１項に記載の半導体装置であ
って、前記パターン化された導電層（２６）はアルミニ
ウムよりなる半導体装置。 １３、特許請求の範囲第１２項に記載の半導体装置であ
って、前記パターン化された導電層（２６）に金属ケイ
化物の層（２８）を更に有する半導体装置。 １４、特許請求の範囲第１３項に記載の半導体装置であ
って、更に、 前記パターン化された導電層（２６）の上の絶縁層（３
０）であって、この絶縁層を通して形成された少なくと
も１つの通路を有し、この絶縁層の一部により形成され
た側壁を有する絶縁層、（３０）、 前記絶縁層（３０）の各通路の側壁と接触すると共に、
各前記通路の底において前記ケイ化物の層（２８）の有
限部分と接触する付着の裏張り層（３２）及び 前記第２番目述べた絶縁層（３０）の各通路内に存在し
、そして、その中において前記裏張り層（３２）と、各
前記通路の底において前記ケイ化物層（２８）の残りの
部分に付着された導電材料（３４）を有する半導体装置
。 １５、自体を通して形成された少なくとも１つの通路（
１８）を備えた絶縁層（１６）を有し、この絶縁層（１
６）の支持面が各通路（１８）の底において金属、金属
ケイ化物又はシリコンよりなる表面を有する種類の半導
体装置の構成方法であって、 前記絶縁層（１６）の頂面及び各通路（１８）の側壁及
び底に一様な付着層（２０）を整合的に付着する段階を
有する半導体装置の構成方法において、 各通路（１８）の側壁にのみ前記付着層（２０）の一部
を残すようにこの付着層（２０）の異方性エッチングを
行ない、 導電プラグを形成するために前記側壁部分と各通路の底
の表面のみに導電材料（２４）を整合的に付着し、及び 前記絶縁層（１６）の頂面に前記導電通路プラグの少な
くとも１つと接触状態に導電パターン（２６）を形成す
ることを特徴とする半導体装置の構成方法。 １６、特許請求の範囲第１５項に記載の方法であって、
前記一様な付着層（２０）はＣＶＤ工程で付着された窒
化ホウ素を有する半導体装置の構成方法。 １７、特許請求の範囲第１６項に記載の方法であって、
前記エッチング段階はＣＦ＿４とＯ＿２から得られたプ
ラズマで前記窒化ホウ素層を反応エッチングすることよ
りなる半導体装置の構成方法。 １８、特許請求の範囲第１７項に記載の方法であって、
前記導電材料はＣＶＤ工程で付着されたタングステンを
有する半導体装置の構成方法。 １８、特許請求の範囲第１８項に記載の方法であって、
前記導電パターン（２６）はアルミニウムを有する半導
体装置の構成方法。 ２０、特許請求の範囲第１５項に記載の方法であって、
前記導電材料は金属を付着し、そして、部分的又は完全
にのいずれかで前記金属をその下に存在する材料と反応
させてケイ化物を形成する半導体装置の構成方法。 ２１、特許請求の範囲第２０項に記載の方法であって、
前記ケイ化物は金属付着中に形成される半導体装置の構
成方法。 ２２、特許請求の範囲第２０項に記載の方法であって、
前記ケイ化物は前記付着段階の後の焼なまし段階で形成
される半導体装置の構成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90003486A | 1986-08-25 | 1986-08-25 | |
| US900034 | 1986-08-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147347A true JPS63147347A (ja) | 1988-06-20 |
Family
ID=25411884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209420A Pending JPS63147347A (ja) | 1986-08-25 | 1987-08-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0257948A3 (ja) |
| JP (1) | JPS63147347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293859A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983543A (en) * | 1988-09-07 | 1991-01-08 | Fujitsu Limited | Method of manufacturing a semiconductor integrated circuit having an interconnection wire embedded in a protective layer covering the semiconductor integrated circuit |
| GB2233494A (en) * | 1989-06-26 | 1991-01-09 | Philips Nv | Providing an electrode on a semiconductor device |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| JP2852679B2 (ja) * | 1989-09-01 | 1999-02-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
| EP0792513A1 (en) * | 1995-09-14 | 1997-09-03 | Advanced Micro Devices, Inc. | Damascene process for reduced feature size |
| US7189626B2 (en) | 2004-11-03 | 2007-03-13 | Micron Technology, Inc. | Electroless plating of metal caps for chalcogenide-based memory devices |
| US9704880B2 (en) * | 2013-11-06 | 2017-07-11 | Taiwan Semiconductor Manufacturing Company Limited | Systems and methods for a semiconductor structure having multiple semiconductor-device layers |
| CN112687611A (zh) * | 2019-10-18 | 2021-04-20 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154729A (en) * | 1979-05-22 | 1980-12-02 | Fujikura Ltd | Method of diffusing b into si wafer |
| JPS57157545A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| US4507853A (en) * | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
| JPS59214228A (ja) * | 1983-05-20 | 1984-12-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
-
1987
- 1987-08-17 EP EP87307236A patent/EP0257948A3/en not_active Withdrawn
- 1987-08-25 JP JP62209420A patent/JPS63147347A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293859A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0257948A3 (en) | 1988-09-28 |
| EP0257948A2 (en) | 1988-03-02 |
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