JPH1197466A - Icチップのパッケージ方法 - Google Patents
Icチップのパッケージ方法Info
- Publication number
- JPH1197466A JPH1197466A JP27344997A JP27344997A JPH1197466A JP H1197466 A JPH1197466 A JP H1197466A JP 27344997 A JP27344997 A JP 27344997A JP 27344997 A JP27344997 A JP 27344997A JP H1197466 A JPH1197466 A JP H1197466A
- Authority
- JP
- Japan
- Prior art keywords
- sealing frame
- chip
- sealing
- pcb substrate
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 小型のICチップパッケージを精度良く安
価に製造する。 【解決手段】多面取りの基板に複数個のICチップを搭
載する工程と、複数個のICチップを樹脂封止するため
の封止枠を搭載する工程と、封止用樹脂を供給し熱硬化
させる工程と、個々の電子部品(ICパッケージ)に分
割する工程を有するICチップのパッケージ方法におい
て、封止枠を一体とする。
価に製造する。 【解決手段】多面取りの基板に複数個のICチップを搭
載する工程と、複数個のICチップを樹脂封止するため
の封止枠を搭載する工程と、封止用樹脂を供給し熱硬化
させる工程と、個々の電子部品(ICパッケージ)に分
割する工程を有するICチップのパッケージ方法におい
て、封止枠を一体とする。
Description
【0001】
【発明の属する技術分野】本発明はICチップのパッケ
ージ方法に関するものである。
ージ方法に関するものである。
【0002】
【従来の技術】ICチップのパッケージはリードフレー
ムにICチップを搭載して樹脂でモールドするリード挿
入型が主流であったが、表面実装の普及と共に多くのパ
ッケージが開発されてきた。SOP、QFP、BGA、
CSP等が代表的なものであるが、本発明はBGA、C
SPに好適なICチップのパッケージ方法である。
ムにICチップを搭載して樹脂でモールドするリード挿
入型が主流であったが、表面実装の普及と共に多くのパ
ッケージが開発されてきた。SOP、QFP、BGA、
CSP等が代表的なものであるが、本発明はBGA、C
SPに好適なICチップのパッケージ方法である。
【0003】QFP(Quad Flat Pack package)は周辺
端子型の多端子パッケージであるが、更に多端子型のパ
ッケージとしてエリアアレイ端子型のBGA(Ball Gri
d Array )、小型化を進めたCSP(Chip Size Packag
e,Chip Scale Package)が実用化されてきている。
端子型の多端子パッケージであるが、更に多端子型のパ
ッケージとしてエリアアレイ端子型のBGA(Ball Gri
d Array )、小型化を進めたCSP(Chip Size Packag
e,Chip Scale Package)が実用化されてきている。
【0004】従来技術によるエリアアレイ端子型のIC
チップのパッケージ方法について説明する。図1はPC
B基板1の斜視図である。図中の12個の角部2はベア
チップを搭載する位置であり、PCB基板1上に形成さ
れた配線は省略してある。図2はICチップ3を搭載
(ダイボンディング)した斜視図である。ICチップ3
のボンディングパッドとPCB基板1に形成されたパッ
ド(共に不図示)はワイヤーボンディングにより接続さ
れる。図3は封止枠4を接着により固定した斜視図であ
る。封止枠4はパッケージを小型にするためのものであ
る。
チップのパッケージ方法について説明する。図1はPC
B基板1の斜視図である。図中の12個の角部2はベア
チップを搭載する位置であり、PCB基板1上に形成さ
れた配線は省略してある。図2はICチップ3を搭載
(ダイボンディング)した斜視図である。ICチップ3
のボンディングパッドとPCB基板1に形成されたパッ
ド(共に不図示)はワイヤーボンディングにより接続さ
れる。図3は封止枠4を接着により固定した斜視図であ
る。封止枠4はパッケージを小型にするためのものであ
る。
【0005】図8は図3のPCB基板を切断治具にセッ
トしたA−A断面図である。切断治具5の上面には台座
6が固定され、台座6の上面にPCB基板1の下面が接
着剤9で接着されている。PCB基板1と封止枠4によ
り形成された凹部には、ICチップ3とボンディングさ
れたワイヤー7を保護するポッティング樹脂8が充填さ
れ熱硬化処理されている。図9は切断後のA−A断面図
である。封止枠4の外周に沿ってカッターで切断するこ
とにより12個のパッケージが完成する。10は切削溝
である。
トしたA−A断面図である。切断治具5の上面には台座
6が固定され、台座6の上面にPCB基板1の下面が接
着剤9で接着されている。PCB基板1と封止枠4によ
り形成された凹部には、ICチップ3とボンディングさ
れたワイヤー7を保護するポッティング樹脂8が充填さ
れ熱硬化処理されている。図9は切断後のA−A断面図
である。封止枠4の外周に沿ってカッターで切断するこ
とにより12個のパッケージが完成する。10は切削溝
である。
【0006】
【発明が解決しようとする課題】ICチップ毎に封止枠
4を使用するので接着、固定に工数が掛かることを含め
てコスト高になっている。(封止枠を使用しないでポッ
ティング樹脂の流れを防止するためのバリヤ印刷で封止
枠の代替とする方法もあるが、ポッティング樹脂の外周
が斜面になるためワイヤーを保護するためにはポッティ
ング樹脂の面積が大きくなり、結果としてパッケージが
大きくなる。また、ポッティング樹脂の高さにばらつき
が発生しやすく平均してパッケージが厚くなる。)
4を使用するので接着、固定に工数が掛かることを含め
てコスト高になっている。(封止枠を使用しないでポッ
ティング樹脂の流れを防止するためのバリヤ印刷で封止
枠の代替とする方法もあるが、ポッティング樹脂の外周
が斜面になるためワイヤーを保護するためにはポッティ
ング樹脂の面積が大きくなり、結果としてパッケージが
大きくなる。また、ポッティング樹脂の高さにばらつき
が発生しやすく平均してパッケージが厚くなる。)
【0007】封止枠が付いているとパッケージの小型化
の妨げになる。
の妨げになる。
【0008】
【課題を解決するための手段】多面取りの基板に複数個
のICチップを搭載する工程と、複数個のICチップを
樹脂封止するための封止枠を搭載する工程と、封止用樹
脂を供給し熱硬化させる工程と、個々の電子部品(IC
パッケージ)に分割する工程を有するICチップのパッ
ケージ方法において、封止枠を一体とする。
のICチップを搭載する工程と、複数個のICチップを
樹脂封止するための封止枠を搭載する工程と、封止用樹
脂を供給し熱硬化させる工程と、個々の電子部品(IC
パッケージ)に分割する工程を有するICチップのパッ
ケージ方法において、封止枠を一体とする。
【0009】個々の電子部品に分割する工程で封止枠を
除去する。
除去する。
【0010】分割にレーザー光線を用いる。
【0011】
【発明の実施の形態】以下、本発明の一実施形態につい
て説明する。図4は本発明に係わるPCB基板の斜視図
である。図中の角部12はベアチップを搭載する位置で
ある。エリア14はワイヤボンディング用のエリアであ
り、不図示であるが、多数の端子が集結されている。図
5はICチップ3をダイボンディングした斜視図であ
る。図6はICチップ3の一つにワイヤーボンディング
した斜視図である。ICチップ3のボンディングパッド
とPCB基板11に形成されたパッド(共に不図示)は
ワイヤー7により接続される。図7は封止枠15を接着
により固定した斜視図である。12個のICチップ用の
封止枠は一体に形成され12個の穴が形成されている。
て説明する。図4は本発明に係わるPCB基板の斜視図
である。図中の角部12はベアチップを搭載する位置で
ある。エリア14はワイヤボンディング用のエリアであ
り、不図示であるが、多数の端子が集結されている。図
5はICチップ3をダイボンディングした斜視図であ
る。図6はICチップ3の一つにワイヤーボンディング
した斜視図である。ICチップ3のボンディングパッド
とPCB基板11に形成されたパッド(共に不図示)は
ワイヤー7により接続される。図7は封止枠15を接着
により固定した斜視図である。12個のICチップ用の
封止枠は一体に形成され12個の穴が形成されている。
【0012】図10は図7のPCB基板11を切断治具
にセットしたB−B断面図である。切断治具16の上面
には台座17が固定され、台座17の上面にPCB基板
11の下面が接着剤18で接着されている。PCB基板
11と封止枠15により形成された凹部には、ICチッ
プ3とボンディングされたワイヤー7を保護するポッテ
ィング樹脂8が充填され熱効果処理されている。図11
は切断後のB−B断面図である。封止枠15の穴の内周
に沿ってカッターで切断することにより12個のパッケ
ージが完成する。19は切削溝である。
にセットしたB−B断面図である。切断治具16の上面
には台座17が固定され、台座17の上面にPCB基板
11の下面が接着剤18で接着されている。PCB基板
11と封止枠15により形成された凹部には、ICチッ
プ3とボンディングされたワイヤー7を保護するポッテ
ィング樹脂8が充填され熱効果処理されている。図11
は切断後のB−B断面図である。封止枠15の穴の内周
に沿ってカッターで切断することにより12個のパッケ
ージが完成する。19は切削溝である。
【0013】図12は完成したICパッケージ20をP
CB基板11の裏側から見た斜視図であり、一点鎖線で
示した外形は従来技術によるICパッケージである。本
実施形態のICパッケージが小型化を達成していること
が判る。
CB基板11の裏側から見た斜視図であり、一点鎖線で
示した外形は従来技術によるICパッケージである。本
実施形態のICパッケージが小型化を達成していること
が判る。
【0014】前記実施形態では封止枠を完全に除去して
いるが、封止枠の各桟部の中央を切断すれば、それぞれ
に封止枠が付いている従来技術と同様のICパッケージ
とすることができる。
いるが、封止枠の各桟部の中央を切断すれば、それぞれ
に封止枠が付いている従来技術と同様のICパッケージ
とすることができる。
【0015】分割するにはダイシングソーが一般的であ
るが、前述のように台座に接着等で固定して切断しなけ
ればならない。封止枠は使い捨てになってしまう。前記
実施形態のように封止枠が一体で、封止枠の内側をくり
ぬくように切断する場合は、レーザー光線を用いると一
つ一つ切り離すことができるので有効である。封止枠の
適宜場所を固定するだけで台座に接着する必要が無いの
で接着する工程を省略することができる。本発明におい
ては炭酸ガスレーザーが有効である。
るが、前述のように台座に接着等で固定して切断しなけ
ればならない。封止枠は使い捨てになってしまう。前記
実施形態のように封止枠が一体で、封止枠の内側をくり
ぬくように切断する場合は、レーザー光線を用いると一
つ一つ切り離すことができるので有効である。封止枠の
適宜場所を固定するだけで台座に接着する必要が無いの
で接着する工程を省略することができる。本発明におい
ては炭酸ガスレーザーが有効である。
【0016】封止枠を残して切断すれば、封止枠の再生
が可能であり、省資源になる。
が可能であり、省資源になる。
【0017】
【発明の効果】封止枠を一体にすることにより、封止枠
の取付が容易になり、また、取付の精度を向上すること
ができる。
の取付が容易になり、また、取付の精度を向上すること
ができる。
【0018】封止枠を個々に使用する場合と比較すると
封止枠が安価に出来る。PCB基板自体も小さくできる
ので安価にできる。
封止枠が安価に出来る。PCB基板自体も小さくできる
ので安価にできる。
【0019】封止枠を使用してポッティングの精度を向
上しておき、封止後は封止枠を除去するので小型で安定
したICパッケージが製造できる。
上しておき、封止後は封止枠を除去するので小型で安定
したICパッケージが製造できる。
【0020】分割にレーザー光線を使用することにより
分割工程が容易になり、また、封止枠の再生が可能とな
り、省資源になる。
分割工程が容易になり、また、封止枠の再生が可能とな
り、省資源になる。
【図1】PCB基板1の斜視図
【図2】ICチップを搭載(ダイボンディング)した斜
視図
視図
【図3】封止枠4を接着により固定した斜視図
【図4】本発明に係わるPCB基板の斜視図
【図5】ICチップをダイボンディングした斜視図
【図6】ICチップの一つにワイヤーボンディングした
斜視図
斜視図
【図7】封止枠を接着により固定した斜視図
【図8】図3のPCB基板を切断治具にセットしたA−
A断面図
A断面図
【図9】切断後のA−A断面図
【図10】図7のPCB基板11を切断治具にセットし
たB−B断面図
たB−B断面図
【図11】切断後のB−B断面図
【図12】完成したICパッケージをPCB基板の裏側
から見た斜視図
から見た斜視図
1 PCB基板 2 角部 3 ICチップ 4 封止枠 5 切断治具 6 台座 7 ワイヤー 8 ポッティング樹脂 9 接着剤 10 切削溝 11 PCB基板 12 角部 14 ワイヤーボンディング用エリア 15 封止枠 16 切断治具 17 台座 18 接着剤 19 切削溝 20 完成したICパッケージ
Claims (3)
- 【請求項1】 多面取りの基板に複数個のICチップを
搭載する工程と、複数個のICチップを樹脂封止するた
めの封止枠を搭載する工程と、封止用樹脂を供給し熱硬
化させる工程と、個々の電子部品(ICパッケージ)に
分割する工程を有するICチップのパッケージ方法にお
いて、封止枠が一体であることを特徴とするのICチッ
プのパッケージ方法。 - 【請求項2】 個々の電子部品に分割する工程で封止枠
を除去することを特徴とする請求項1記載のICチップ
のパッケージ方法。 - 【請求項3】 分割にレーザー光線を用いることを特徴
とする請求項2記載のICチップのパッケージ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27344997A JPH1197466A (ja) | 1997-09-18 | 1997-09-18 | Icチップのパッケージ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27344997A JPH1197466A (ja) | 1997-09-18 | 1997-09-18 | Icチップのパッケージ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1197466A true JPH1197466A (ja) | 1999-04-09 |
Family
ID=17528076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27344997A Pending JPH1197466A (ja) | 1997-09-18 | 1997-09-18 | Icチップのパッケージ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1197466A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1143508A2 (de) * | 2000-03-23 | 2001-10-10 | Infineon Technologies AG | Vorrichtung zum Verpacken von elektronischen Bauteilen |
WO2008006299A1 (fr) * | 2006-07-05 | 2008-01-17 | Yuejun Yan | Procédé d'application d'un revêtement de conditionnement en résine sur un substrat |
JP2010010276A (ja) * | 2008-06-25 | 2010-01-14 | Hitachi Chem Co Ltd | 半導体素子搭載用基材及びその製造法 |
JP2010010275A (ja) * | 2008-06-25 | 2010-01-14 | Hitachi Chem Co Ltd | 半導体装置、半導体装置搭載配線板及びそれらの製造法 |
JP2017224687A (ja) * | 2016-06-14 | 2017-12-21 | 株式会社ジェイデバイス | 半導体パッケージの製造方法 |
-
1997
- 1997-09-18 JP JP27344997A patent/JPH1197466A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1143508A2 (de) * | 2000-03-23 | 2001-10-10 | Infineon Technologies AG | Vorrichtung zum Verpacken von elektronischen Bauteilen |
EP1143508A3 (de) * | 2000-03-23 | 2004-06-23 | Infineon Technologies AG | Vorrichtung zum Verpacken von elektronischen Bauteilen |
WO2008006299A1 (fr) * | 2006-07-05 | 2008-01-17 | Yuejun Yan | Procédé d'application d'un revêtement de conditionnement en résine sur un substrat |
JP2010010276A (ja) * | 2008-06-25 | 2010-01-14 | Hitachi Chem Co Ltd | 半導体素子搭載用基材及びその製造法 |
JP2010010275A (ja) * | 2008-06-25 | 2010-01-14 | Hitachi Chem Co Ltd | 半導体装置、半導体装置搭載配線板及びそれらの製造法 |
JP2017224687A (ja) * | 2016-06-14 | 2017-12-21 | 株式会社ジェイデバイス | 半導体パッケージの製造方法 |
CN107507779A (zh) * | 2016-06-14 | 2017-12-22 | 株式会社吉帝伟士 | 半导体封装件的制造方法 |
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