JPH05347097A - スタティックｒａｍセル - Google Patents
スタティックｒａｍセルInfo
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- JPH05347097A JPH05347097A JP4311531A JP31153192A JPH05347097A JP H05347097 A JPH05347097 A JP H05347097A JP 4311531 A JP4311531 A JP 4311531A JP 31153192 A JP31153192 A JP 31153192A JP H05347097 A JPH05347097 A JP H05347097A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 抵抗値の大きな分離素子を使用してセルへの
書き込みを行う場合にも接続点を低論理レベルに維持し
てセルの高安定性及び高速度を確保する。 【構成】 第一分離素子Ｔ７（４２）と第２分離素子Ｔ
８（４４）で構成されている分圧器により第１接続点
（１）の電位を低電位に保持する。このためクロス接続
ペアの外側素子Ｔ１（１８）は低論理レベルに維持され
る。Ｔ３Ａの入力も低レベルに保たれており、セル１０
が安定する。
書き込みを行う場合にも接続点を低論理レベルに維持し
てセルの高安定性及び高速度を確保する。 【構成】 第一分離素子Ｔ７（４２）と第２分離素子Ｔ
８（４４）で構成されている分圧器により第１接続点
（１）の電位を低電位に保持する。このためクロス接続
ペアの外側素子Ｔ１（１８）は低論理レベルに維持され
る。Ｔ３Ａの入力も低レベルに保たれており、セル１０
が安定する。
Description
【０００１】
【産業上の利用分野】本発明は記憶素子に関するもので
あり、特にスタティックランダムアクセスメモリー（Ｒ
ＡＭ）セルに関するものである。
あり、特にスタティックランダムアクセスメモリー（Ｒ
ＡＭ）セルに関するものである。
【０００２】
【従来の技術】Ｓ．Ｍ．Ｓｚｅの論文「ＶＬＳＩ技術(V
LSI Technology) 」ＭｃＧｒａｗ−Ｈｉｌｌ，ＮＹ，４
７３ー４７８頁（１９８３年）には、抵抗負荷と二個の
アクセストランジスタ（ワード線トランスファーゲート
またはパスゲートトランジスタ）を備えクロス接続され
た(cross-coupled) 二個のトランジスタで構成された従
来の４トランジスタ（４Ｔ）ＲＡＭセルが記載されてい
る。当該クロス接続トランジスタは、駆動(driver)また
はプルダウントランジスタとしても知られている。図１
に示すように、第１接続点と第２接続点の二個の状態接
続点(state node)が設けられている。前記第１接続点に
は、第一負荷（２６）と第一パスゲートトランジスタＴ
２のソースと、第一駆動(driver)トランジスタＴ１のド
レインと、第二の駆動トランジスタＴ３のゲートが部分
が接続されている。前記第２接続点には第二の負荷（２
８）、第二パスゲートトランジスタＴ４のソースと、前
記第二トランジスタＴ３のドレインと、前記トランジス
タＴ１のゲートが接続されている。
LSI Technology) 」ＭｃＧｒａｗ−Ｈｉｌｌ，ＮＹ，４
７３ー４７８頁（１９８３年）には、抵抗負荷と二個の
アクセストランジスタ（ワード線トランスファーゲート
またはパスゲートトランジスタ）を備えクロス接続され
た(cross-coupled) 二個のトランジスタで構成された従
来の４トランジスタ（４Ｔ）ＲＡＭセルが記載されてい
る。当該クロス接続トランジスタは、駆動(driver)また
はプルダウントランジスタとしても知られている。図１
に示すように、第１接続点と第２接続点の二個の状態接
続点(state node)が設けられている。前記第１接続点に
は、第一負荷（２６）と第一パスゲートトランジスタＴ
２のソースと、第一駆動(driver)トランジスタＴ１のド
レインと、第二の駆動トランジスタＴ３のゲートが部分
が接続されている。前記第２接続点には第二の負荷（２
８）、第二パスゲートトランジスタＴ４のソースと、前
記第二トランジスタＴ３のドレインと、前記トランジス
タＴ１のゲートが接続されている。
【０００３】スタティックＲＡＭセルにおけるデータ保
持信頼性とはセルの安定性とノイズマージンとの正関数
(direct function) である。ノイズマージンとは、駆動
トランジスタ、例えばＴ１の低論理レベルの保持能力を
測定したものである。このＴ１のレベルは、Ｔ３トラン
ジスタがオフ状態に保もたれ、またセルが反転(flippin
g)しないよう前記駆動トランジスタＴ３のスレッショル
ド電圧を越えないようになっている。前記第１接続点の
電圧値がＴ３のスレッショルド電圧を越えた場合、Ｔ３
は導通し、第２接続点の高論理レベルが容易に変動して
しまう。
持信頼性とはセルの安定性とノイズマージンとの正関数
(direct function) である。ノイズマージンとは、駆動
トランジスタ、例えばＴ１の低論理レベルの保持能力を
測定したものである。このＴ１のレベルは、Ｔ３トラン
ジスタがオフ状態に保もたれ、またセルが反転(flippin
g)しないよう前記駆動トランジスタＴ３のスレッショル
ド電圧を越えないようになっている。前記第１接続点の
電圧値がＴ３のスレッショルド電圧を越えた場合、Ｔ３
は導通し、第２接続点の高論理レベルが容易に変動して
しまう。
【０００４】論理レベルがローのセルの場合、ワード線
を選択している最中にトランスファーゲートＴ２のレベ
ルがＴ１に近づき(pull up) 始める場合に最悪の事態と
なる。このため、トランジスタＴ２を小形化（幅も長さ
も）してＴ１よりもＴ２の抵抗値を高めることにより第
１接続点が低論理レベルに保たれる、つまりノイズマー
ジンと安定性がバランスが取れた状態となるのである。
を選択している最中にトランスファーゲートＴ２のレベ
ルがＴ１に近づき(pull up) 始める場合に最悪の事態と
なる。このため、トランジスタＴ２を小形化（幅も長さ
も）してＴ１よりもＴ２の抵抗値を高めることにより第
１接続点が低論理レベルに保たれる、つまりノイズマー
ジンと安定性がバランスが取れた状態となるのである。
【０００５】しかしながら、前記セルがセンスアンプの
差動動作を行わせる(the cell develops differential
to a sense amplifier) 速度は、トランジスタペアＴ２
とＴ１を経てビット線上の電荷(capacitance) が放電さ
れる速度、従ってトランスファーゲートＴ２の大きさで
決まる。（ここで、前記センスアンプとはビット(BIT)
と反転ビット(BIT) が入力される差動増幅器である。）
セルが高論理レベルの場合の引込電流に対しては、Ｔ
２の大きさはＴ１よりも大きくなくてはならない。すな
わち、セルが高論理レベルでの電流の場合、ビット線の
電荷の移動(slewing) が生じ、また前記センスアンプが
差動動作を行うため、セルのリードアクセスタイムが早
くなる。
差動動作を行わせる(the cell develops differential
to a sense amplifier) 速度は、トランジスタペアＴ２
とＴ１を経てビット線上の電荷(capacitance) が放電さ
れる速度、従ってトランスファーゲートＴ２の大きさで
決まる。（ここで、前記センスアンプとはビット(BIT)
と反転ビット(BIT) が入力される差動増幅器である。）
セルが高論理レベルの場合の引込電流に対しては、Ｔ
２の大きさはＴ１よりも大きくなくてはならない。すな
わち、セルが高論理レベルでの電流の場合、ビット線の
電荷の移動(slewing) が生じ、また前記センスアンプが
差動動作を行うため、セルのリードアクセスタイムが早
くなる。
【０００６】このように速度と安定性の点ではトランス
ファーゲートの大きさに関しては相相対立する二つの要
求があり、このため従来のセル構造の基本的な動作性能
は制限されていた。処理中の変動や動作条件のもとでも
動作の信頼性が確保されるよう最小限度の安定性を備え
るように設計する必要があった。動作信頼性を考慮して
安定性が設定されると、次にセルの引込電流が確定さ
れ、その電流値が増加することはない。
ファーゲートの大きさに関しては相相対立する二つの要
求があり、このため従来のセル構造の基本的な動作性能
は制限されていた。処理中の変動や動作条件のもとでも
動作の信頼性が確保されるよう最小限度の安定性を備え
るように設計する必要があった。動作信頼性を考慮して
安定性が設定されると、次にセルの引込電流が確定さ
れ、その電流値が増加することはない。
【０００７】しかしながら、エンハンスメント形ＦＥＴ
のスレッショルド電圧は温度に大きく左右され、また動
作温度が上昇した場合当該スレッショルド電圧は急激に
低下するため、エンハンスメント／ディプレッション形
ＧａＡｓ ＲＡＭを設計する場合上記の問題は一層深刻
となる。このため、広い温度範囲でセルの安定性を確保
するにはトランスファーゲートの大きさを一層小形化す
る必要がでてくる。しかしながら、トランスファーゲー
トを小形化すればセルのリードアクセスタイムは遅くな
ってしまう。
のスレッショルド電圧は温度に大きく左右され、また動
作温度が上昇した場合当該スレッショルド電圧は急激に
低下するため、エンハンスメント／ディプレッション形
ＧａＡｓ ＲＡＭを設計する場合上記の問題は一層深刻
となる。このため、広い温度範囲でセルの安定性を確保
するにはトランスファーゲートの大きさを一層小形化す
る必要がでてくる。しかしながら、トランスファーゲー
トを小形化すればセルのリードアクセスタイムは遅くな
ってしまう。
【０００８】このように速度と安定性といった相反する
二つの要求を従来の方法で満足するには制限が非常に多
い。スタティックＲＡＭの製造業者の多くは、セル速度
を向上させるためプルダウン駆動回路に対するトランス
ファーゲートの大きさの割合を単純に小さくすることで
対応している。しかしながら、当然の結果として、この
ような構造のＲＡＭの場合、セルの安定性に劣るとか、
ビットが微弱で検出や試験ができないといった問題に悩
まされている。
二つの要求を従来の方法で満足するには制限が非常に多
い。スタティックＲＡＭの製造業者の多くは、セル速度
を向上させるためプルダウン駆動回路に対するトランス
ファーゲートの大きさの割合を単純に小さくすることで
対応している。しかしながら、当然の結果として、この
ような構造のＲＡＭの場合、セルの安定性に劣るとか、
ビットが微弱で検出や試験ができないといった問題に悩
まされている。
【０００９】セル速度を向上するその他の方法として
は、安定性が確保できる程度にセル比(the cell ratio)
を適当に維持し、ＦＥＴの大きさを大きくしてセル引込
電流を増大させる方法がある。しかしながら、セルの負
荷静電容量(the load capacitance)はセルのサイズに比
例しており、チップサイズや消費電力が増大してしまい
効果は極めて少ない。この方法では本当の意味でセル速
度を向上させることはできない。
は、安定性が確保できる程度にセル比(the cell ratio)
を適当に維持し、ＦＥＴの大きさを大きくしてセル引込
電流を増大させる方法がある。しかしながら、セルの負
荷静電容量(the load capacitance)はセルのサイズに比
例しており、チップサイズや消費電力が増大してしまい
効果は極めて少ない。この方法では本当の意味でセル速
度を向上させることはできない。
【００１０】以上のように、いずれか一方の特性を犠牲
にすることなくＧａＡｓスタティックＲＡＭセルの速度
と安定性を向上する設計が要望されている。この要求に
答えるものとしては、Ｗ．Ｃ．Ｔｅｒｒｅｌｌの米国特
許「高速度、高安定スタティックＲＡＭセル」Ｎｏ．
４，９９５，０００がある。この文献には、分離素子(i
solation devices) を用いることによって高速度、高安
定性を実現を図るＦＥＴをベースとする(FET-based) ス
タティックＲＡＭセルが開示されている。素子を独立構
成とすることにより、セルに設けられたプルダウン素子
はクロス結合トランジスタペアの論理レベルを十分ロー
レベルに保ちながら従来より極めて多くの電流を引き込
むことができる。このため、前記クロス結合トランジス
タペアのゲート極性をできる限り負極性に維持すること
ができ、当該ゲート間でのサブスレッショルド電流（漏
洩電流）が減少する。従って、安定性条件とセル引込電
流条件を互いに切り離すことができる。
にすることなくＧａＡｓスタティックＲＡＭセルの速度
と安定性を向上する設計が要望されている。この要求に
答えるものとしては、Ｗ．Ｃ．Ｔｅｒｒｅｌｌの米国特
許「高速度、高安定スタティックＲＡＭセル」Ｎｏ．
４，９９５，０００がある。この文献には、分離素子(i
solation devices) を用いることによって高速度、高安
定性を実現を図るＦＥＴをベースとする(FET-based) ス
タティックＲＡＭセルが開示されている。素子を独立構
成とすることにより、セルに設けられたプルダウン素子
はクロス結合トランジスタペアの論理レベルを十分ロー
レベルに保ちながら従来より極めて多くの電流を引き込
むことができる。このため、前記クロス結合トランジス
タペアのゲート極性をできる限り負極性に維持すること
ができ、当該ゲート間でのサブスレッショルド電流（漏
洩電流）が減少する。従って、安定性条件とセル引込電
流条件を互いに切り離すことができる。
【００１１】
【発明が解決しようとする課題】しかしながら、前記Ｔ
ｅｒｒｅｌｌの回路では、接続点情報(node informatio
n)を電圧として格納している前記状態接続点には負荷素
子が接続されている。セルの書込みを行う場合、前記分
離素子を介して出力線へ電流を引き込ませなくてはなら
ない。前記分離素子の抵抗が大きい場合（安定性の点で
はその方が望ましい）、当該素子の両端の電位が高くな
り、このため前記セルの反転を十分行うことが可能な低
論理レベルに前記接続点を維持しておくことは困難とな
る。従って、素子の動作速度は遅くなってしまう。
ｅｒｒｅｌｌの回路では、接続点情報(node informatio
n)を電圧として格納している前記状態接続点には負荷素
子が接続されている。セルの書込みを行う場合、前記分
離素子を介して出力線へ電流を引き込ませなくてはなら
ない。前記分離素子の抵抗が大きい場合（安定性の点で
はその方が望ましい）、当該素子の両端の電位が高くな
り、このため前記セルの反転を十分行うことが可能な低
論理レベルに前記接続点を維持しておくことは困難とな
る。従って、素子の動作速度は遅くなってしまう。
【００１２】このように、前記Ｔｅｒｒｅｌｌの特許は
従来技術を大きく向上させたものであるが、スタティッ
クＲＡＭセルを改良する上でまだ多くの課題を有してい
る。
従来技術を大きく向上させたものであるが、スタティッ
クＲＡＭセルを改良する上でまだ多くの課題を有してい
る。
【００１３】本発明は上記従来技術の有する課題に鑑み
なされたものであり、その目的はセルへの書き込みを行
う場合に分離素子の抵抗が大きい場合でもセルの反転が
十分行える低論理レベルに前記状態接続点を維持するこ
とが可能な改良型スタティックＲＡＭセルを提供するこ
とにある。
なされたものであり、その目的はセルへの書き込みを行
う場合に分離素子の抵抗が大きい場合でもセルの反転が
十分行える低論理レベルに前記状態接続点を維持するこ
とが可能な改良型スタティックＲＡＭセルを提供するこ
とにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のスタティックＲＡＭセルは、第一及び第二
駆動回路（３３、３５）であり、当該第一分離駆動回路
（３３）は第一トランジスタ（Ｔ１Ａ）と第二トランジ
スタ（Ｔ１）と抵抗を付与する抵抗手段（４２）を有し
ており、前記第二駆動回路（３５）は第一トランジスタ
（Ｔ３Ａ）と第二トランジスタ（Ｔ３）と抵抗手段（４
４）を有しており、前記トランジスタは各々第一、第
二、第三の端子を備え、当該第二端子は各トランジスタ
の入力端子となっており、前記第一駆動回路（３３）の
前記第一トランジスタ（Ｔ１Ａ）の第一端子は前記抵抗
手段（４２）の第一接続点に接続されており、前記第二
駆動回路（３５）の前記第一トランジスタ（Ｔ３Ａ）の
第一端子は前記抵抗手段（４４）の第二接続点に接続さ
れており、前記第一駆動回路（３３）の前記第二トラン
ジスタ（Ｔ１）の第一端子は前記抵抗手段（４２）の第
三接続点に接続されており、前記第二駆動回路（３５）
の前記第二トランジスタ（Ｔ３）の第一端子は前記抵抗
手段（４４）の第四接続点に接続されており、前記第一
駆動回路（３３）の前記第一及び第二トランジスタ（Ｔ
１ＡとＴ１）の前記入力端子は前記第二接続点に接続さ
れており、前記第二駆動回路（３５）の前記第一及び第
二トランジスタ（Ｔ３ＡとＴ３）の前記入力端子は前記
第一接続点に接続されており、前記第一及び第二駆動回
路（３３、３５）の前記第一及び第二トランジスタ（Ｔ
１Ａ，Ｔ１，Ｔ３Ａ，Ｔ３）の前記第三の端子第一共通
電位部に接続されている、上記第一及び第二駆動回路
と、第一端は第二共通電位部に接続され、第二端は外側
の接続点すなわち前記第三接続点に接続されている第一
負荷素子（２６）と、第一端は前記第二共通電位部に接
続され、第二端は外側の接続点すなわち前記第四接続点
に接続されている第二負荷素子（２８）とから構成され
ていることを特徴とする。
に、本発明のスタティックＲＡＭセルは、第一及び第二
駆動回路（３３、３５）であり、当該第一分離駆動回路
（３３）は第一トランジスタ（Ｔ１Ａ）と第二トランジ
スタ（Ｔ１）と抵抗を付与する抵抗手段（４２）を有し
ており、前記第二駆動回路（３５）は第一トランジスタ
（Ｔ３Ａ）と第二トランジスタ（Ｔ３）と抵抗手段（４
４）を有しており、前記トランジスタは各々第一、第
二、第三の端子を備え、当該第二端子は各トランジスタ
の入力端子となっており、前記第一駆動回路（３３）の
前記第一トランジスタ（Ｔ１Ａ）の第一端子は前記抵抗
手段（４２）の第一接続点に接続されており、前記第二
駆動回路（３５）の前記第一トランジスタ（Ｔ３Ａ）の
第一端子は前記抵抗手段（４４）の第二接続点に接続さ
れており、前記第一駆動回路（３３）の前記第二トラン
ジスタ（Ｔ１）の第一端子は前記抵抗手段（４２）の第
三接続点に接続されており、前記第二駆動回路（３５）
の前記第二トランジスタ（Ｔ３）の第一端子は前記抵抗
手段（４４）の第四接続点に接続されており、前記第一
駆動回路（３３）の前記第一及び第二トランジスタ（Ｔ
１ＡとＴ１）の前記入力端子は前記第二接続点に接続さ
れており、前記第二駆動回路（３５）の前記第一及び第
二トランジスタ（Ｔ３ＡとＴ３）の前記入力端子は前記
第一接続点に接続されており、前記第一及び第二駆動回
路（３３、３５）の前記第一及び第二トランジスタ（Ｔ
１Ａ，Ｔ１，Ｔ３Ａ，Ｔ３）の前記第三の端子第一共通
電位部に接続されている、上記第一及び第二駆動回路
と、第一端は第二共通電位部に接続され、第二端は外側
の接続点すなわち前記第三接続点に接続されている第一
負荷素子（２６）と、第一端は前記第二共通電位部に接
続され、第二端は外側の接続点すなわち前記第四接続点
に接続されている第二負荷素子（２８）とから構成され
ていることを特徴とする。
【００１５】前記負荷素子は、前記状態接続点ではなく
二個のトランジスタ駆動回路のクロス接続ペアの外側の
接続点に接続されていることを特徴としている。
二個のトランジスタ駆動回路のクロス接続ペアの外側の
接続点に接続されていることを特徴としている。
【００１６】
【作用及び効果】本発明のスタティックＲＡＭセルはこ
のような構成を有しており、前記負荷素子は第３接続
点、第４接続点に接続されているため、Ｔ７とＴ８から
成る分圧器により前記第１接続点の電位を低く保った状
態でＴ１は低論理レベルに維持される。またＴ３Ａの入
力のローレベルに保たれているためセル１０は安定す
る。
のような構成を有しており、前記負荷素子は第３接続
点、第４接続点に接続されているため、Ｔ７とＴ８から
成る分圧器により前記第１接続点の電位を低く保った状
態でＴ１は低論理レベルに維持される。またＴ３Ａの入
力のローレベルに保たれているためセル１０は安定す
る。
【００１７】このようにクロス接続ペアの内側素子Ｔ１
ＡとＴ３Ａが負荷電流を引き込むことがないため、”ｏ
ｎ”側のドレイン／ソース電圧、すなわち”ｏｆｆ”側
ゲート／ソース電圧が低下し、”ｏｆｆ”側漏洩電流が
減少し、所定の負荷電流でのセルの安定性を向上させる
ことができる。
ＡとＴ３Ａが負荷電流を引き込むことがないため、”ｏ
ｎ”側のドレイン／ソース電圧、すなわち”ｏｆｆ”側
ゲート／ソース電圧が低下し、”ｏｆｆ”側漏洩電流が
減少し、所定の負荷電流でのセルの安定性を向上させる
ことができる。
【００１８】また、本発明では負荷素子を第３及び第４
接続点に接続しているため、例えば第２接続点側にゼロ
を書き込む場合、従来と異なりＴ４から負荷電流を引き
込むため負荷素子内に静電荷が残らなくなる。このた
め、分離素子のインピーダンス制限がなくなるため、高
インピーダンスの素子を前記分離素子として使用するこ
とができるという利点がある。
接続点に接続しているため、例えば第２接続点側にゼロ
を書き込む場合、従来と異なりＴ４から負荷電流を引き
込むため負荷素子内に静電荷が残らなくなる。このた
め、分離素子のインピーダンス制限がなくなるため、高
インピーダンスの素子を前記分離素子として使用するこ
とができるという利点がある。
【００１９】さらに、負荷素子のゲートを前記クロス接
続複合素子ペアの内側接続点に接続しているため、負荷
電流は前記負荷素子の両端の電位を基準として変動する
ことになる。Ｔ２とＴ４から流入してくるリード電流に
よって前記複合素子ペアの外部素子の両端部にドレイン
／ソース電圧が発生すると、前記負荷素子はオフになる
ため所定リード電流でのプルダウン素子の引き込む電流
の全体量が減少し、この結果、セル全体の消費電流が減
少するという利点がある。
続複合素子ペアの内側接続点に接続しているため、負荷
電流は前記負荷素子の両端の電位を基準として変動する
ことになる。Ｔ２とＴ４から流入してくるリード電流に
よって前記複合素子ペアの外部素子の両端部にドレイン
／ソース電圧が発生すると、前記負荷素子はオフになる
ため所定リード電流でのプルダウン素子の引き込む電流
の全体量が減少し、この結果、セル全体の消費電流が減
少するという利点がある。
【００２０】
【実施例】以下、図面を参照しながら本発明に係るスタ
ティックＲＡＭセルの好適実施例について説明する。図
中同一部材には同一参照符号を付す。
ティックＲＡＭセルの好適実施例について説明する。図
中同一部材には同一参照符号を付す。
【００２１】図１は従来の６エレメントＦＥＴスタティ
ックＲＡＭ（ＳＲＡＭ）セル１０を示している。セル１
０はワード線（以下、出力線とも称す）１２を有してい
る。当該ワード線には二個のアクセストランジスタ１４
と１６のゲートが接続されておりセルの書き込みまたは
読み出しの時にセルとのアクセスを行っている。
ックＲＡＭ（ＳＲＡＭ）セル１０を示している。セル１
０はワード線（以下、出力線とも称す）１２を有してい
る。当該ワード線には二個のアクセストランジスタ１４
と１６のゲートが接続されておりセルの書き込みまたは
読み出しの時にセルとのアクセスを行っている。
【００２２】プルダウン、すなわち駆動トランジスタ１
８と２０から成るクロス接続インバーターが前記アクセ
ス、すなわちトランスファーゲートトランジスタ１４と
１６を介してビット線（ＢＩＴ）２２、反転ビット線
（ＢＩＴ）２４の各々に接続されている。
８と２０から成るクロス接続インバーターが前記アクセ
ス、すなわちトランスファーゲートトランジスタ１４と
１６を介してビット線（ＢＩＴ）２２、反転ビット線
（ＢＩＴ）２４の各々に接続されている。
【００２３】前記トランジスタ１４と１８は共通接続点
３０（「第１接続点」）に共通に接続されており、当該
接続点にはさらに前記トランジスタ２０のゲートと第一
抵抗負荷２６も接続されている。前記トランジスタ１６
と２０は共通接続点３２（「第２接続点」）に共通に接
続されており、当該接続点にはさらに前記トランジスタ
１８のゲートと第二抵抗負荷２８が接続されている。前
記第１及び第２接続点は各々状態接続点である。負荷素
子２６と２８は、例えばポリシリコン、デプレッション
形、エンハンスメント形、ｐチャンネルトランジスタあ
るいはその他の共通負荷素子などから成る高抵抗値（１
０9 Ω）抵抗で構成されている。
３０（「第１接続点」）に共通に接続されており、当該
接続点にはさらに前記トランジスタ２０のゲートと第一
抵抗負荷２６も接続されている。前記トランジスタ１６
と２０は共通接続点３２（「第２接続点」）に共通に接
続されており、当該接続点にはさらに前記トランジスタ
１８のゲートと第二抵抗負荷２８が接続されている。前
記第１及び第２接続点は各々状態接続点である。負荷素
子２６と２８は、例えばポリシリコン、デプレッション
形、エンハンスメント形、ｐチャンネルトランジスタあ
るいはその他の共通負荷素子などから成る高抵抗値（１
０9 Ω）抵抗で構成されている。
【００２４】すでに述べたように、図１に示した回路の
データ保持信頼性とはセルの安定性とノイズマージンと
の正関数である。このノイズマージンとは前記駆動トラ
ンジスタ１８の低論理レベルの保持能力を測定したもの
である。セル１０が反転(flipping)しないようにこの低
論理レベルはトランジスタ２０（Ｔ３）のスレッショル
ド電圧を越えないようになっている。第一接続点（３
０）のレベルが前記トランジスタ２０（Ｔ３）のスレッ
ショルド電圧を越えた場合、トランジスタ２０は導通
し、第二接続点（３２）のハイの状態が変動してしま
う。
データ保持信頼性とはセルの安定性とノイズマージンと
の正関数である。このノイズマージンとは前記駆動トラ
ンジスタ１８の低論理レベルの保持能力を測定したもの
である。セル１０が反転(flipping)しないようにこの低
論理レベルはトランジスタ２０（Ｔ３）のスレッショル
ド電圧を越えないようになっている。第一接続点（３
０）のレベルが前記トランジスタ２０（Ｔ３）のスレッ
ショルド電圧を越えた場合、トランジスタ２０は導通
し、第二接続点（３２）のハイの状態が変動してしま
う。
【００２５】図１を参照しながら、この現象について説
明する。セルの読み出しを行っていない期間中は、ワー
ド線はローレベルに保持されており、第１または第２接
続点のいずれか一方がハイレベルである。このセルは正
帰還が行われる。従って、第１接続点がハイの場合、Ｔ
３がオンとなる。この結果、第２接続点はロー、Ｔ１は
オフ、第１接続点はハイの状態で前記負荷素子２８から
電流が流れる。
明する。セルの読み出しを行っていない期間中は、ワー
ド線はローレベルに保持されており、第１または第２接
続点のいずれか一方がハイレベルである。このセルは正
帰還が行われる。従って、第１接続点がハイの場合、Ｔ
３がオンとなる。この結果、第２接続点はロー、Ｔ１は
オフ、第１接続点はハイの状態で前記負荷素子２８から
電流が流れる。
【００２６】しかしながら、問題はセルへの書込みの場
合である。セルへの書込み状態では、さらにトランジス
タＴ２またはＴ４からも電流が流れ込む。つまり、第１
接続点が”０”の場合、Ｔ２からＴ１に電流が引き込ま
れる。この時、前記第２接続点はハイであるため、ワー
ド線もハイとなり、Ｔ４はオフである。しかしながら、
ワード線とローレベルであるＴ１のドレインとの間にゲ
ート／ソース電圧が発生してＴ２はオンしてしまう。こ
のため、Ｔ２からＴ１に電流が流れてしまう。こうして
Ｔ１に電流が流れるとＴ１の両端の電位が低下し、一
方、第１接続点の電位は上昇してしまい、当該接続点の
低論理レベルは変動してしまう。このため、Ｔ３のゲー
ト／ソース電圧が上昇してＴ３での漏洩電流が増大す
る。さらに、Ｔ３は負荷電流の引き込みを開始しするた
め第２接続点のハイ状態が変動してしまう。この結果、
セルは不安定な状態になる。
合である。セルへの書込み状態では、さらにトランジス
タＴ２またはＴ４からも電流が流れ込む。つまり、第１
接続点が”０”の場合、Ｔ２からＴ１に電流が引き込ま
れる。この時、前記第２接続点はハイであるため、ワー
ド線もハイとなり、Ｔ４はオフである。しかしながら、
ワード線とローレベルであるＴ１のドレインとの間にゲ
ート／ソース電圧が発生してＴ２はオンしてしまう。こ
のため、Ｔ２からＴ１に電流が流れてしまう。こうして
Ｔ１に電流が流れるとＴ１の両端の電位が低下し、一
方、第１接続点の電位は上昇してしまい、当該接続点の
低論理レベルは変動してしまう。このため、Ｔ３のゲー
ト／ソース電圧が上昇してＴ３での漏洩電流が増大す
る。さらに、Ｔ３は負荷電流の引き込みを開始しするた
め第２接続点のハイ状態が変動してしまう。この結果、
セルは不安定な状態になる。
【００２７】本願明細書中にも引用している先述のＴｅ
ｒｒｅｌｌ特許（４，９９５，０００）によれば、ドレ
インに接続された分離抵抗素子(resistive isolation d
evices) を備える２トランジスタ駆動回路３３、３５を
回路１０に設けて引き込み電流条件(pull current requ
irements) と安定条件(stability requirements)とが互
いに影響しないようにしている。図２にはＴｅｒｒｅｌ
ｌによる改良型回路１０’が示されている。従来の駆動
トランジスタ１８と２０の代わりに駆動回路３３と３５
が各々設けられている。従って、Ｔ２からＴ１に電流が
流れ込んだ場合、第３接続点がハイとなる。しかしなが
ら、第３及び第１接続点との間に分離素子があり、Ｔ１
Ａが電流を引き込むため、抵抗４２の抵抗とトランジス
タＴ１Ａの”ｏｎ”状態での抵抗との間に抵抗分圧器が
形成されることになる。このため、Ｔ３Ａのゲートが第
三接続点に接続されている場合に比べＴ３Ａのゲートレ
ベルは低電位に維持されており、Ｔ３からＴ３Ａへの漏
洩電流は最小限に抑えられる。
ｒｒｅｌｌ特許（４，９９５，０００）によれば、ドレ
インに接続された分離抵抗素子(resistive isolation d
evices) を備える２トランジスタ駆動回路３３、３５を
回路１０に設けて引き込み電流条件(pull current requ
irements) と安定条件(stability requirements)とが互
いに影響しないようにしている。図２にはＴｅｒｒｅｌ
ｌによる改良型回路１０’が示されている。従来の駆動
トランジスタ１８と２０の代わりに駆動回路３３と３５
が各々設けられている。従って、Ｔ２からＴ１に電流が
流れ込んだ場合、第３接続点がハイとなる。しかしなが
ら、第３及び第１接続点との間に分離素子があり、Ｔ１
Ａが電流を引き込むため、抵抗４２の抵抗とトランジス
タＴ１Ａの”ｏｎ”状態での抵抗との間に抵抗分圧器が
形成されることになる。このため、Ｔ３Ａのゲートが第
三接続点に接続されている場合に比べＴ３Ａのゲートレ
ベルは低電位に維持されており、Ｔ３からＴ３Ａへの漏
洩電流は最小限に抑えられる。
【００２８】従って、このＴｅｒｒｅｌｌの分離素子を
設けることにより、セルのプルダウン素子はクロス接続
ペアの低論理レベルを良好に維持しながらも従来よりも
はるかに多くの電流を引き込むことができる。このため
クロス接続ペアのトランジスタのゲートは可能な限り負
極性に維持され、前記トランジスタ間のスレッショルド
電流（漏洩電流）は減少してしまう。
設けることにより、セルのプルダウン素子はクロス接続
ペアの低論理レベルを良好に維持しながらも従来よりも
はるかに多くの電流を引き込むことができる。このため
クロス接続ペアのトランジスタのゲートは可能な限り負
極性に維持され、前記トランジスタ間のスレッショルド
電流（漏洩電流）は減少してしまう。
【００２９】しかしながら、Ｔｅｒｒｅｌｌの回路で
は、接続点情報(node information)が電圧として格納さ
れている状態接続点に前記負荷素子が接続されている。
セルへの書込みを行う場合、前記分離素子を通って出力
線へと電流が引き込まれていく。前記分離素子の抵抗が
大きい場合（安定性の点ではその方が望ましい）、前記
分離素子の両端の電圧が大きくなり、セルの反転を十分
行うことができる低論理レベルに前記接続点の電位を維
持することは困難となる。このため素子の動作速度は遅
くなってしまう。
は、接続点情報(node information)が電圧として格納さ
れている状態接続点に前記負荷素子が接続されている。
セルへの書込みを行う場合、前記分離素子を通って出力
線へと電流が引き込まれていく。前記分離素子の抵抗が
大きい場合（安定性の点ではその方が望ましい）、前記
分離素子の両端の電圧が大きくなり、セルの反転を十分
行うことができる低論理レベルに前記接続点の電位を維
持することは困難となる。このため素子の動作速度は遅
くなってしまう。
【００３０】本発明によれば、図２の負荷２６と２８
は、図３の回路図に示されているように第３及び第４接
続点に移動しており、また本発明のセル１０”には第一
分離駆動回路（３３）と第二分離駆動回路（３５）が備
えられている。当該駆動回路は、それぞれ第一トランジ
スタ（Ｔ１Ａ，Ｔ３Ａ）と第二トランジスタ（Ｔ１，Ｔ
３）と抵抗素子（４２、４４）で構成されている。当該
トランジスタには、各々、第一、第二、第三端子が設け
られており、前記第二端子は当該トランジスタの入力端
子となっている。前記第一駆動回路（３３）の第一トラ
ンジスタ（Ｔ１Ａ）の第一端子は前記抵抗素子（４２）
の第１接続点に接続されている。前記第二駆動回路の前
記第一トランジスタ（Ｔ３Ａ）の第一端子は前記抵抗素
子（４４）の第２接続点に接続されている。前記第一駆
動回路（３３）の前記第二トランジスタ（Ｔ１）の第一
端子は前記抵抗素子（４２）の第３接続点に接続されて
いる。さらに、前記第二駆動回路の第二トランジスタ
（Ｔ３）の第一端子は前記抵抗素子（４４）の第４接続
点に接続されている。前記第一駆動回路（３３）の前記
第一及び第二トランジスタ（Ｔ１ＡとＴ１）の入力端子
は前記第２接続点に接続されており、前記第二駆動回路
（３５）の前記第一及び第二トランジスタ（Ｔ３ＡとＴ
３）の入力端子は前記第１接続点に接続されている。前
記第一及び第二駆動回路の第一及び第二トランジスタの
第三端子は第一共通電位部に接続されている。第一の負
荷素子（２６）の一端は第二共通電位部に、またもう一
端は外側の接続点である前記第３接続点に接続されてい
る。同様に、第二負荷素子（２８）の一端は前記第二共
通電位部に接続され、またもう一端は外側接続点である
前記第４接続点に接続されている。
は、図３の回路図に示されているように第３及び第４接
続点に移動しており、また本発明のセル１０”には第一
分離駆動回路（３３）と第二分離駆動回路（３５）が備
えられている。当該駆動回路は、それぞれ第一トランジ
スタ（Ｔ１Ａ，Ｔ３Ａ）と第二トランジスタ（Ｔ１，Ｔ
３）と抵抗素子（４２、４４）で構成されている。当該
トランジスタには、各々、第一、第二、第三端子が設け
られており、前記第二端子は当該トランジスタの入力端
子となっている。前記第一駆動回路（３３）の第一トラ
ンジスタ（Ｔ１Ａ）の第一端子は前記抵抗素子（４２）
の第１接続点に接続されている。前記第二駆動回路の前
記第一トランジスタ（Ｔ３Ａ）の第一端子は前記抵抗素
子（４４）の第２接続点に接続されている。前記第一駆
動回路（３３）の前記第二トランジスタ（Ｔ１）の第一
端子は前記抵抗素子（４２）の第３接続点に接続されて
いる。さらに、前記第二駆動回路の第二トランジスタ
（Ｔ３）の第一端子は前記抵抗素子（４４）の第４接続
点に接続されている。前記第一駆動回路（３３）の前記
第一及び第二トランジスタ（Ｔ１ＡとＴ１）の入力端子
は前記第２接続点に接続されており、前記第二駆動回路
（３５）の前記第一及び第二トランジスタ（Ｔ３ＡとＴ
３）の入力端子は前記第１接続点に接続されている。前
記第一及び第二駆動回路の第一及び第二トランジスタの
第三端子は第一共通電位部に接続されている。第一の負
荷素子（２６）の一端は第二共通電位部に、またもう一
端は外側の接続点である前記第３接続点に接続されてい
る。同様に、第二負荷素子（２８）の一端は前記第二共
通電位部に接続され、またもう一端は外側接続点である
前記第４接続点に接続されている。
【００３１】図３の説明図において、前記負荷２６と２
８は各々トランジスタＴ５とＴ６で構成されている。同
様に、抵抗４２と４４も各々トランジスタＴ７とＴ８で
構成されている。前記トランジスタＴ５，Ｔ６，Ｔ７，
Ｔ８は抵抗として接続されている。
８は各々トランジスタＴ５とＴ６で構成されている。同
様に、抵抗４２と４４も各々トランジスタＴ７とＴ８で
構成されている。前記トランジスタＴ５，Ｔ６，Ｔ７，
Ｔ８は抵抗として接続されている。
【００３２】前記負荷素子を外側の接続点、すなわち第
３及び第４接続点に移動したため、Ｔ７とＴ８で形成さ
れている前記分圧器によって第１接続点の電位を低電圧
に保ったままＴ１の低論理レベルを良好に維持すること
ができる。Ｔ３Ａの入力も低く保たれており、このため
本発明のセル１０”の安定性が向上している。これは、
クロス接続ペアＴ１ＡとＴ３Ａの内側素子(the inner d
evices) が負荷電流を引き込む必要がないためである。
この結果、”ｏｎ”側のドレイン／ソース電圧が低下す
る。つまり、”ｏｆｆ”側のゲート／ソース電圧が低く
なるのである。このようにゲート／ソース電圧が低下す
ると、”ｏｆｆ”側の漏洩電流が減少し、所定の負荷電
流での安定性は向上する。
３及び第４接続点に移動したため、Ｔ７とＴ８で形成さ
れている前記分圧器によって第１接続点の電位を低電圧
に保ったままＴ１の低論理レベルを良好に維持すること
ができる。Ｔ３Ａの入力も低く保たれており、このため
本発明のセル１０”の安定性が向上している。これは、
クロス接続ペアＴ１ＡとＴ３Ａの内側素子(the inner d
evices) が負荷電流を引き込む必要がないためである。
この結果、”ｏｎ”側のドレイン／ソース電圧が低下す
る。つまり、”ｏｆｆ”側のゲート／ソース電圧が低く
なるのである。このようにゲート／ソース電圧が低下す
ると、”ｏｆｆ”側の漏洩電流が減少し、所定の負荷電
流での安定性は向上する。
【００３３】さらに、本発明の回路では高インピーダン
スのものを前記分離素子に使用することも可能である。
再び図２において、通常、第２接続点の電位がグラウン
ドレベルよりも高いダイオード電圧降下（０．６Ｖ）値
にあると仮定する。セルのこの第２接続点側にゼロを書
き込むには前記分離素子からＴ４そして反転ビット線２
４へと負荷電流が引き込まれていく必要がある。前記反
転ビット線２４がグラウンドレベルに落ちている場合、
第１接続点の電位をセルのトリップ点以下（０−０．６
Ｖ、通常０．２Ｖ）まで引き下げる必要がある。しかし
ながら、抵抗４４の低抗値が大きすぎると、前記負荷電
流によって当該抵抗の両端の電圧降下が高くなり、第２
接続点をローに引き下げることは困難となる。
スのものを前記分離素子に使用することも可能である。
再び図２において、通常、第２接続点の電位がグラウン
ドレベルよりも高いダイオード電圧降下（０．６Ｖ）値
にあると仮定する。セルのこの第２接続点側にゼロを書
き込むには前記分離素子からＴ４そして反転ビット線２
４へと負荷電流が引き込まれていく必要がある。前記反
転ビット線２４がグラウンドレベルに落ちている場合、
第１接続点の電位をセルのトリップ点以下（０−０．６
Ｖ、通常０．２Ｖ）まで引き下げる必要がある。しかし
ながら、抵抗４４の低抗値が大きすぎると、前記負荷電
流によって当該抵抗の両端の電圧降下が高くなり、第２
接続点をローに引き下げることは困難となる。
【００３４】しかしながら、本発明においては、前記負
荷を第４接続点の場所に移動したため前記Ｔ４から負荷
電流を取り込むことが可能である、前記負荷素子内には
静電流(static current)が残らない。このように、前記
分離素子のインピーダンスの制限がなくなり、また分離
素子のインピーダンスを任意に増加させて前記ゲート／
ソース電圧を約０Ｖまで減少してしまっている。一般
に、素子の値を決定するのはその物理的大きさのみであ
る。
荷を第４接続点の場所に移動したため前記Ｔ４から負荷
電流を取り込むことが可能である、前記負荷素子内には
静電流(static current)が残らない。このように、前記
分離素子のインピーダンスの制限がなくなり、また分離
素子のインピーダンスを任意に増加させて前記ゲート／
ソース電圧を約０Ｖまで減少してしまっている。一般
に、素子の値を決定するのはその物理的大きさのみであ
る。
【００３５】さらに、本発明の回路では、前記負荷素子
のゲートを前記クロス接続複合素子ペアの内側接続点に
接続しているため一層の安定性向上が望める。これは、
前記分離素子の両端の電圧を基準として前記負荷電流が
変動するためである。素子Ｔ２とＴ４から入力されるリ
ード電流(read current)によって前記複合ペアの外部素
子(the outer device)（Ｔ１またはＴ３）の両端部にド
レイン／ソース電圧が発生すると、前記負荷素子はオフ
となり、所定リード電流の場合に前記プルダウン素子が
引き込む電流の全体量は減少する。
のゲートを前記クロス接続複合素子ペアの内側接続点に
接続しているため一層の安定性向上が望める。これは、
前記分離素子の両端の電圧を基準として前記負荷電流が
変動するためである。素子Ｔ２とＴ４から入力されるリ
ード電流(read current)によって前記複合ペアの外部素
子(the outer device)（Ｔ１またはＴ３）の両端部にド
レイン／ソース電圧が発生すると、前記負荷素子はオフ
となり、所定リード電流の場合に前記プルダウン素子が
引き込む電流の全体量は減少する。
【００３６】前記分離素子として使用している抵抗の代
わりにデプレッションＦＥＴトランジスタを使用しても
同様の効果が得られる。トランジスタを使用すると、さ
らに小さな範囲で分離素子のインピーダンスを増加させ
ることができるようになる。
わりにデプレッションＦＥＴトランジスタを使用しても
同様の効果が得られる。トランジスタを使用すると、さ
らに小さな範囲で分離素子のインピーダンスを増加させ
ることができるようになる。
【００３７】以上のように、本発明はＧａＡｓ ＦＥＴ
ベース型スタティックＲＡＭセルに利用することが可能
である。本発明では説明のためＧａＡｓ ＦＥＴベース
型スタティックＲＡＭ４Ｔセルを使用しているが、当然
のことながらその他類似のセルにも適用可能である。す
なわち、ＩＩＩーＶをベースとする素材装置(III-V-bas
ed materials systems) や、シリコンをベースとするセ
ルにも利用することが可能である。あるいは、ＣＭＯ
Ｓ，ＭＯＳＦＥＴ，ＭＥＳＦＥＴ，バイポーラーやその
他の回路にも利用可能である。
ベース型スタティックＲＡＭセルに利用することが可能
である。本発明では説明のためＧａＡｓ ＦＥＴベース
型スタティックＲＡＭ４Ｔセルを使用しているが、当然
のことながらその他類似のセルにも適用可能である。す
なわち、ＩＩＩーＶをベースとする素材装置(III-V-bas
ed materials systems) や、シリコンをベースとするセ
ルにも利用することが可能である。あるいは、ＣＭＯ
Ｓ，ＭＯＳＦＥＴ，ＭＥＳＦＥＴ，バイポーラーやその
他の回路にも利用可能である。
【図１】従来のＲＡＭセルの回路図
【図２】Ｔｅｒｒｅｌｌ特許に開示されているスタティ
ックＲＡＭセルの回路図
ックＲＡＭセルの回路図
【図３】本発明に係るスタティックＲＡＭセルの回路図
１ 接続点 ２ 接続点 ３ 接続点 ４ 接続点 １０” ＦＥＴスタティックＲＡＭセル １２ ワード線 １４ アクセストランジスタ ２２ ビット線 ２６ 第一負荷 ２８ 第二負荷 ３３ 第一駆動回路 ３５ 第二駆動回路 ４２ 抵抗素子 ４４ 抵抗素子
Claims (13)
- 【請求項１】 （ａ）第一及び第二分離駆動回路（３
３、３５）であり、当該第一駆動回路（３３）は第一ト
ランジスタ（Ｔ１Ａ）と第二トランジスタ（Ｔ１）と抵
抗を付与する抵抗手段（４２）を有しており、 前記第二駆動回路（３５）は第一トランジスタ（Ｔ３
Ａ）と第二トランジスタ（Ｔ３）と抵抗手段（４４）を
有しており、 前記トランジスタは各々第一、第二、第三の端子を備
え、当該第二端子は各トランジスタの入力端子となって
おり、 前記第一駆動回路（３３）の前記第一トランジスタ（Ｔ
１Ａ）の第一端子は前記抵抗手段（４２）の第一接続点
に接続されており、 前記第二駆動回路（３５）の前記第一トランジスタ（Ｔ
３Ａ）の第一端子は前記抵抗手段（４４）の第二接続点
に接続されており、 前記第一駆動回路（３３）の前記第二トランジスタ（Ｔ
１）の第一端子は前記抵抗手段（４２）の第三接続点に
接続されており、 前記第二駆動回路（３５）の前記第二トランジスタ（Ｔ
３）の第一端子は前記抵抗手段（４４）の第四接続点に
接続されており、 前記第一駆動回路（３３）の前記第一及び第二トランジ
スタ（Ｔ１ＡとＴ１）の前記入力端子は前記第二接続点
に接続されており、 前記第二駆動回路（３５）の前記第一及び第二トランジ
スタ（Ｔ３ＡとＴ３）の前記入力端子は前記第一接続点
に接続されており、 前記第一及び第二駆動回路（３３、３５）の前記第一及
び第二トランジスタ（Ｔ１Ａ，Ｔ１，Ｔ３Ａ，Ｔ３）の
前記第三の端子第一共通電位部に接続されている、上記
第一及び第二駆動回路と、 （ｂ）第一端は第二共通電位部に接続され、第二端は前
記第三接続点に接続されている第一負荷素子（２６）
と、 （ｃ）第一端は前記第二共通電位部に接続され、第二端
は前記第四接続点に接続されている第二負荷素子（２
８）とから構成されていることを特徴とするスタティッ
クＲＡＭセル。 - 【請求項２】 前記第三接続点と第一入出力ライン（２
２）とを選択的に接続する第一パスゲート手段（Ｔ２）
をさらに備えていることを特徴とする請求項１記載のス
タティックＲＡＭセル。 - 【請求項３】 前記第四接続点と第二入出力ライン（２
４）とを選択的に接続する第二パスゲート手段（Ｔ４）
をさらに備えていることを特徴とする請求項２記載のス
タティックＲＡＭセル。 - 【請求項４】 前記第一及び第二パスゲート手段は共通
入力ライン１２に接続されていることを特徴とする請求
項３記載のスタティックＲＡＭセル。 - 【請求項５】 前記第一負荷素子（２６）はトランジス
タ（Ｔ５）で構成されており、当該トランジスタの第一
端子は前記第二共通電位部に接続されており、また当該
トランジスタの入力端子である第二端子は前記第一接続
点に、さらに第三端子は前記第三接続点に接続されてい
ることを特徴とする請求項４記載のスタティックＲＡＭ
セル。 - 【請求項６】 前記第二負荷素子（２８）はトランジス
タ（Ｔ６）で構成されており、当該トランジスタの第一
端子は前記第一共通電位部に接続されており、また当該
トランジスタの入力端子である第二端子は前記第二接続
点に、さらに第三端子は前記第四接続点に接続されてい
ることを特徴とする請求項５記載のスタティックＲＡＭ
セル。 - 【請求項７】 前記第一分離回路（３３）の前記抵抗手
段（４２）はトランジスタ（Ｔ７）で構成されており、
当該トランジスタの第一端子は前記第一接続点に接続さ
れており、また当該トランジスタの入力端子である第二
端子も前記第一接続点に接続されており、さらに第三端
子は前記第三接続点に接続されていることを特徴とする
請求項６記載のスタティックＲＡＭセル。 - 【請求項８】 独立した前記第一分離回路（３５）の前
記抵抗手段（４４）はトランジスタ（Ｔ８）で構成され
ており、当該トランジスタの第一端子は前記第二接続点
に接続されており、また当該トランジスタの入力端子で
ある第二端子も前記第二接続点に接続されており、さら
に第三端子は前記第四接続点に接続されていることを特
徴とする請求項７記載のスタティックＲＡＭセル。 - 【請求項９】 各々独立している前記第一及び第二分離
回路の前記トランジスタはＦＥＴ（電界効果）トランジ
スタであることを特徴とする請求項８記載のスタティッ
クＲＡＭセル。 - 【請求項１０】 各々独立している前記第一及び第二分
離回路の前記トランジスタはデプレッション形ＦＥＴト
ランジスタであることを特徴とする請求項９記載のスタ
ティックＲＡＭセル。 - 【請求項１１】 （ａ）第一及び第二分離駆動回路（３
３、３５）であり、当該第一駆動回路（３３）は第一ト
ランジスタ（Ｔ１Ａ）と第二トランジスタ（Ｔ１）と抵
抗を付与する抵抗手段（４２）を有しており、 前記第二駆動回路（３５）は第一トランジスタ（Ｔ３
Ａ）と第二トランジスタ（Ｔ３）と抵抗手段（４４）を
有しており、 前記トランジスタは各々第一、第二、第三の端子を備
え、当該第二端子は各トランジスタの入力端子となって
おり、 前記第一駆動回路（３３）の前記第一トランジスタ（Ｔ
１Ａ）の第一端子は前記抵抗手段（４２）の第一接続点
に接続されており、 前記第二駆動回路（３５）の前記第一トランジスタ（Ｔ
３Ａ）の第一端子は前記抵抗手段（４４）の第二接続点
に接続されており、 前記第一駆動回路（３３）の前記第二トランジスタ（Ｔ
１）の第一端子は前記抵抗手段（４２）の第三接続点に
接続されており、 前記第二駆動回路（３５）の前記第二トランジスタ（Ｔ
３）の第一端子は前記抵抗手段（４４）の第四接続点に
接続されており、 前記第一駆動回路（３３）の前記第一及び第二トランジ
スタ（Ｔ１ＡとＴ１）の前記入力端子は前記第二接続点
に接続されており、 前記第二駆動回路（３５）の前記第一及び第二トランジ
スタ（Ｔ３ＡとＴ３）の前記入力端子は前記第一接続点
に接続されており、 前記第一及び第二駆動回路（３３、３５）の前記第一及
び第二トランジスタ（Ｔ１Ａ，Ｔ１，Ｔ３Ａ，Ｔ３）の
前記第三の端子第一共通電位部に接続されており、 前記第一駆動回路（３３）の前記抵抗手段（４２）はト
ランジスタ（Ｔ７）で構成されており、当該トランジス
タの第一端子は前記第一接続点に接続されており、また
当該トランジスタの入力端子である第二端子も前記第一
接続点に接続されており、さらに第三端子は前記第三接
続点に接続されており、 前記第二駆動回路（３５）の前記抵抗手段（４４）はト
ランジスタ（Ｔ８）で構成されており、当該トランジス
タの第一端子は前記第二接続点に接続されており、また
当該トランジスタの入力端子である第二端子も前記第二
接続点に接続されており、さらに第三端子は前記第四接
続点に接続されている、上記第一及び第二駆動回路と、 （ｂ）第一端は第二共通電位部に接続され、第二端は前
記第三接続点に接続されている第一負荷素子（２６）で
あり、当該第一負荷素子はトランジスタ（Ｔ５）で構成
されており、当該トランジスタの第一端子は前記第二共
通電位部に接続されており、また当該トランジスタの入
力端子である第二端子は前記第一接続点に接続されてお
り、さらに第三端子は前記第三接続点に接続されてい
る、上記第一負荷素子と、 （ｃ）第一端は前記第二共通電位部に接続され、第二端
は前記第四接続点に接続されている第二負荷素子（２
８）であり、当該第二負荷素子はトランジスタ（６）で
構成されており、当該トランジスタの第一端子は前記第
二共通電位部に接続されており、また当該トランジスタ
の入力端子である第二端子は前記第二接続点に接続され
ており、さらに第三端子は前記第四接続点に接続されて
いる、上記第二負荷素子と、 （ｄ）前記第三接続点と第一入出力ライン（２２）とを
選択的に接続する第一パスゲート手段（Ｔ２）と、 （ｅ）前記第四接続点と第二入出力ライン（２４）とを
選択的に接続する第二パスゲート手段（Ｔ４）とから構
成されていることを特徴とするスタティックＲＡＭセ
ル。 - 【請求項１２】 互いに独立している前記第一及び第二
駆動回路のトランジスタはＦＥＴ（電界効果）トランジ
スタであることを特徴とする請求項１１記載のスタティ
ックＲＡＭセル。 - 【請求項１３】 互いに独立している前記第一及び第二
駆動回路のトランジスタはデプレッション形ＦＥＴトラ
ンジスタであることを特徴とする請求項１２記載のスタ
ティックＲＡＭセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/797,228 US5287301A (en) | 1991-11-25 | 1991-11-25 | Static RAM cell |
| US797228 | 1991-11-25 |
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| Publication Number | Publication Date |
|---|---|
| JPH05347097A true JPH05347097A (ja) | 1993-12-27 |
| JP3113103B2 JP3113103B2 (ja) | 2000-11-27 |
Family
ID=25170277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04311531A Expired - Fee Related JP3113103B2 (ja) | 1991-11-25 | 1992-11-20 | スタティックｒａｍセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287301A (ja) |
| JP (1) | JP3113103B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103579A (en) * | 1996-01-31 | 2000-08-15 | Micron Technology, Inc. | Method of isolating a SRAM cell |
| US6750107B1 (en) | 1996-01-31 | 2004-06-15 | Micron Technology, Inc. | Method and apparatus for isolating a SRAM cell |
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|---|---|---|---|---|
| US4995000A (en) * | 1988-07-01 | 1991-02-19 | Vitesse Semiconductor Corporation | Static RAM cell with high speed and stability |
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|---|---|---|---|---|
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-
1992
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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