JPS6310397A - ダイナミツクランダムアクセスメモリの入力回路 - Google Patents
ダイナミツクランダムアクセスメモリの入力回路Info
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- JPS6310397A JPS6310397A JP61156508A JP15650886A JPS6310397A JP S6310397 A JPS6310397 A JP S6310397A JP 61156508 A JP61156508 A JP 61156508A JP 15650886 A JP15650886 A JP 15650886A JP S6310397 A JPS6310397 A JP S6310397A
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- 239000003990 capacitor Substances 0.000 abstract description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミックランダムアクセスメモリの入力
回路に関し、特に内部回路の１ｌＩｌ投人時に、この電
源から内部回路に過大な真書電流が流れるのを防止する
ことができる入力回路に関するものである。
回路に関し、特に内部回路の１ｌＩｌ投人時に、この電
源から内部回路に過大な真書電流が流れるのを防止する
ことができる入力回路に関するものである。
［従来の技術］
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と略記する）の内部回路のメモリ動作（Ｒｅａｄ、
Ｗ ｒｌｔｅなど）は、このＤＲＡＭに外部から与えら
れる外部行アドレスストローブ（ＲＡＳ）信号を１１
Ｌ Ｉ＋レベルに１にとにより、内部回路が活性化され
て開始される。成るメモリ動作が終了した後、新たに次
のメモリ動作を開始させるためには、外部ＲＡＳ信号を
−ｆｉ １１８ Ｎレベルにして内部回路のプリチャー
ジを行なう必要がある。
と略記する）の内部回路のメモリ動作（Ｒｅａｄ、
Ｗ ｒｌｔｅなど）は、このＤＲＡＭに外部から与えら
れる外部行アドレスストローブ（ＲＡＳ）信号を１１
Ｌ Ｉ＋レベルに１にとにより、内部回路が活性化され
て開始される。成るメモリ動作が終了した後、新たに次
のメモリ動作を開始させるためには、外部ＲＡＳ信号を
−ｆｉ １１８ Ｎレベルにして内部回路のプリチャー
ジを行なう必要がある。
第３図は、従来のＤＲＡＭの外部ＲＡＳ信号の入力回路
を示す図である。
を示す図である。
初めにこの入力回路の構成について説明する。
図において、１は外部から外部ＲＡＳ信号を入力するた
めの入力端子である。入力端子１はｐチャンネルＭＯ８
ｔ−ランジスタ２およびｎチャンネルＭＯＳトランジス
タ３のゲートに接続される。ｐチャンネルＭＯ８ｔ−ラ
ンジスタ２の一方電極は内部回路の電源ｖｃｃに接続さ
れ、その他方電極はｎチャンネルＭＯＳトランジスタ３
の一方電極に接続される。ｎチャンネルＭＯＳトランジ
スタ３の他方電極は接地ＧＮＤに接続される。ｎチャン
ネルＭＯＳトランジスタ２とｎチャンネルＭＯＳトラン
ジスタ３とは、外部ＲＡＳ信号を入力として、ｎチャン
ネルＭＯＳトランジスタ２の他方電極とｎチャンネルＭ
Ｏ８ｔ−ランジスタ３の一方電極との接続点から内部回
路のメモリ動作とプリチャージ動作とを規定する内部Ｒ
ＡＳ信号を出力するインバータを構成する。
めの入力端子である。入力端子１はｐチャンネルＭＯ８
ｔ−ランジスタ２およびｎチャンネルＭＯＳトランジス
タ３のゲートに接続される。ｐチャンネルＭＯ８ｔ−ラ
ンジスタ２の一方電極は内部回路の電源ｖｃｃに接続さ
れ、その他方電極はｎチャンネルＭＯＳトランジスタ３
の一方電極に接続される。ｎチャンネルＭＯＳトランジ
スタ３の他方電極は接地ＧＮＤに接続される。ｎチャン
ネルＭＯＳトランジスタ２とｎチャンネルＭＯＳトラン
ジスタ３とは、外部ＲＡＳ信号を入力として、ｎチャン
ネルＭＯＳトランジスタ２の他方電極とｎチャンネルＭ
Ｏ８ｔ−ランジスタ３の一方電極との接続点から内部回
路のメモリ動作とプリチャージ動作とを規定する内部Ｒ
ＡＳ信号を出力するインバータを構成する。
第４図は、この入力回路の信号波形図である。
次に、この入力回路の動作について第４図を参照して説
明する。外部ＲＡＳ信号が“Ｌ″レベル状態で内部回路
の電１１Ｖｃｃが投入されたとき、電源Ｖｃｃが立ち上
がると直ちに内部ＲＡＳ信号は“Ｌ”レベルから“Ｈ″
レベル立ち上がる。
明する。外部ＲＡＳ信号が“Ｌ″レベル状態で内部回路
の電１１Ｖｃｃが投入されたとき、電源Ｖｃｃが立ち上
がると直ちに内部ＲＡＳ信号は“Ｌ”レベルから“Ｈ″
レベル立ち上がる。
［発明が解決しようとする問題点］
このような従来のＤＲＡＭの入力回路においては、内部
回路の電源Ｖｃｃが投入された直後に内部ＲＡＳ信号が
直ちに“ＨＩＩレベルに立ち上がると、内部回路がまだ
十分にプリチャージされていないので、この電１１Ｖｃ
ｃから内部回路に過大な異常電流が流れる可能性がある
という問題点があった。
回路の電源Ｖｃｃが投入された直後に内部ＲＡＳ信号が
直ちに“ＨＩＩレベルに立ち上がると、内部回路がまだ
十分にプリチャージされていないので、この電１１Ｖｃ
ｃから内部回路に過大な異常電流が流れる可能性がある
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外部ＲＡＳ信号がｈ′Ｌ°ルベルの状態で内
部回路の電源が投入されても、この電源から内部回路に
過大な異常電流が流れるのを防止することができるＤＲ
ＡＭの入力回路を得ることを目的とする。
たもので、外部ＲＡＳ信号がｈ′Ｌ°ルベルの状態で内
部回路の電源が投入されても、この電源から内部回路に
過大な異常電流が流れるのを防止することができるＤＲ
ＡＭの入力回路を得ることを目的とする。
Ｅ問題点を解決するための手段］
この発明に係るＤＲＡＭの入力回路は、内部回路の電源
投入時に、パルス発生回路により、パルス幅が内部回路
のプリチャージに要する時間よりも長いパルスを発生し
、禁止回路により、上記パルスによって少なくとも内部
回路のプリチャージが終了するまでは上記入力回路の動
作を禁止するようにしたものである。
投入時に、パルス発生回路により、パルス幅が内部回路
のプリチャージに要する時間よりも長いパルスを発生し
、禁止回路により、上記パルスによって少なくとも内部
回路のプリチャージが終了するまでは上記入力回路の動
作を禁止するようにしたものである。
［作用］
この発明においては、外部ＲＡＳ信号が“し”レベルの
状態で内部回路の電源が投入されても、少なくとも内部
回路のプリチャージが終了するまでは上記パルスにより
上記入力回路の動作が禁止されて内部ＲＡＳ信号が“′
Ｌ”レベルに保持される。このため、内部回路の電源投
入時にこの電源から内部回路に過大な異常電流が流れる
のが防止される。
状態で内部回路の電源が投入されても、少なくとも内部
回路のプリチャージが終了するまでは上記パルスにより
上記入力回路の動作が禁止されて内部ＲＡＳ信号が“′
Ｌ”レベルに保持される。このため、内部回路の電源投
入時にこの電源から内部回路に過大な異常電流が流れる
のが防止される。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において従来の技術の説明と重
複する部分については適宜その説明を省略する。
複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるＤＲＡＭの外部ＲＡ
Ｓ信号の入力回路を示す図である。この実施例の構成が
第３図の入力回路の構成と興なる白は以下の点である。
Ｓ信号の入力回路を示す図である。この実施例の構成が
第３図の入力回路の構成と興なる白は以下の点である。
すなわち、ｎチャンネルＭＯＳトランジスタ４の一方電
極は内部回路の電源Ｖｃｃに接続され、その他方電極は
ｎチャンネルＭＯＳトランジスタ２の一方電極に接続さ
れる。
極は内部回路の電源Ｖｃｃに接続され、その他方電極は
ｎチャンネルＭＯＳトランジスタ２の一方電極に接続さ
れる。
ｎチャンネルＭＯＳトランジスタ５の一方電極はｎチャ
ンネルＭＯＳトランジスタ２の他方電極とｎチャンネル
ＭＯＳトランジスタ３の一方電極との接続点に接続され
、ｎチャンネルＭＯＳトランジスタ５の他方電極は接地
ＧＮＤに接続される。
ンネルＭＯＳトランジスタ２の他方電極とｎチャンネル
ＭＯＳトランジスタ３の一方電極との接続点に接続され
、ｎチャンネルＭＯＳトランジスタ５の他方電極は接地
ＧＮＤに接続される。
また、抵抗６の一方端は内部回路の電源Ｖｃｃに接続さ
れ、その他方端はノード７を介してコンデンサ８の一方
電極に接続される。コンデンサ８の他方電極は接地ＧＮ
Ｄに接続される。ノード７はｎチャンネルＭＯＳトラン
ジスタ９およびｎチャンネルＭＯＳトランジスタ１０の
ゲートに接続される。ｎチャンネルＭＯＳトランジスタ
９の一方電極は内部回路の電ｍｖｏｃに接続され、その
他方電極はｎチャンネルＭＯＳトランジスタ１０の一方
電極に接続される。ｎチャンネルＭＯＳトランジスタ１
０の他方電極は接地ＧＮＤに接続され６一 る。ｎチャンネルＭＯＳトランジスタ９の他方電極とｎ
チャンネルＭＯ８ｔ−ランジスタ１０の一方電極との接
続点は、ｎチャンネルＭＯＳトランジスタ４およびｎチ
ャンネルＭＯ８ｔ−ランジスタ５のゲートに接続される
。ｎチャンネルＭＯＳトランジスタ９とｎチャンネルＭ
Ｏ８ｌ−ランジスタ１０とはインバータを構成し、この
インバータと抵抗６とコンデンサ８とはＰＯＲ信号を出
力するパルス発生回路３０を構成する。ｐチャンネルＭ
ＯＳトランジスタ２とｎチャンネルＭＯＳトランジスタ
３とｎチャンネルＭＯＳトランジスタ４とｎチャンネル
ＭＯ８Ｉ−ランジスタ５とは、外部ＲＡＳ信号、ＦＯＲ
信号を入力として、ｐチャンネルＭＯＳトランジスタ２
の他方電極とｎチャンネルＭＯＳトランジスタ３の一方
電極との接続点と、ｎチャンネルＭＯ８ｔ−ランジスタ
５の一方電極との接続点から内部ＲＡＳ信号を出力する
ＮＯＲゲートを構成し、この内部ＲＡＳ信号は内部回路
へ伝達される。
れ、その他方端はノード７を介してコンデンサ８の一方
電極に接続される。コンデンサ８の他方電極は接地ＧＮ
Ｄに接続される。ノード７はｎチャンネルＭＯＳトラン
ジスタ９およびｎチャンネルＭＯＳトランジスタ１０の
ゲートに接続される。ｎチャンネルＭＯＳトランジスタ
９の一方電極は内部回路の電ｍｖｏｃに接続され、その
他方電極はｎチャンネルＭＯＳトランジスタ１０の一方
電極に接続される。ｎチャンネルＭＯＳトランジスタ１
０の他方電極は接地ＧＮＤに接続され６一 る。ｎチャンネルＭＯＳトランジスタ９の他方電極とｎ
チャンネルＭＯ８ｔ−ランジスタ１０の一方電極との接
続点は、ｎチャンネルＭＯＳトランジスタ４およびｎチ
ャンネルＭＯ８ｔ−ランジスタ５のゲートに接続される
。ｎチャンネルＭＯＳトランジスタ９とｎチャンネルＭ
Ｏ８ｌ−ランジスタ１０とはインバータを構成し、この
インバータと抵抗６とコンデンサ８とはＰＯＲ信号を出
力するパルス発生回路３０を構成する。ｐチャンネルＭ
ＯＳトランジスタ２とｎチャンネルＭＯＳトランジスタ
３とｎチャンネルＭＯＳトランジスタ４とｎチャンネル
ＭＯ８Ｉ−ランジスタ５とは、外部ＲＡＳ信号、ＦＯＲ
信号を入力として、ｐチャンネルＭＯＳトランジスタ２
の他方電極とｎチャンネルＭＯＳトランジスタ３の一方
電極との接続点と、ｎチャンネルＭＯ８ｔ−ランジスタ
５の一方電極との接続点から内部ＲＡＳ信号を出力する
ＮＯＲゲートを構成し、この内部ＲＡＳ信号は内部回路
へ伝達される。
第２図は、この入力回路の信号波形図である。
次にこの入力回路の動作を第２図を参照して説明する。
外部から入力される外部ＲＡＳ信号が“′Ｌ″レベルに
保持されているとき、内部回路のＮ源Ｖｃｃが投入され
電ＷＡＶｃＣが時刻Ｔ０において立ち上がると、内部回
路のプリチャージが開始され、ノード７の電圧は抵抗６
の抵抗ｉＲとコンデンサ８の容量Ｃとから決まる時定数
の効果により徐々に°“ＨＩ＋レベルに立ち上がる。Ｐ
ＯＲ信号の電圧は、このノード７の電圧がｎチャンネル
ＭＯＳトランジスタ９．ｎチャンネルＭＯ８Ｉ−ランジ
スタ１０のしきい値電圧を越えるまで電８ｉｖｃｃの立
ち上がりに比例して上昇し、しぎい値電圧を越える時刻
Ｔ、以降は立ち下がる。ＰＯＲ信号の電圧がｐチャンネ
ルＭＯ８ｌ−ランジスタ４゜ｎチャンネルＭＯＳトラン
ジスタ５のしきい値電圧より下がる時刻１−２において
、ｎチャンネルＭＯＳトランジスタ５がオフしｎチャン
ネルＭＯＳトランジスタ４がオンすることによって内部
ＲＡＳ＠号の電圧が” １」”レベルに立ち上がり、内
部回路のメモリ動作が開始される。電源Ｖｃｃが立ち上
がる時刻Ｔｏから内部ＲＡＳ信号が“Ｈ”レベルに立ち
上がる時刻Ｔ２までの時間は、抵抗６の抵抗値Ｒとコン
デンサ８の容量Ｃとから決まる時定数を適当に選択する
ことによって内部回路の上記時刻Ｔ０からのプリチャー
ジに要する時間よりも長く設定することができ、外部Ｒ
ＡＳ信号が１１ Ｌ Ｈレベルの状態で内部回路の電１
［Ｖｃｃが投入されても、少なくとも内部回路のプリチ
ャージが終了するまでは内部ＲＡＳ信号を所定パルス幅
のＦＯＲ信号によって“し”レベルに保持することがで
きる。このため、内部回路の電＋１ｉＶｃｃ投入時にこ
の電源ＶＣＣから内部回路に過大な異常電流が流れるこ
とがなくなる。
保持されているとき、内部回路のＮ源Ｖｃｃが投入され
電ＷＡＶｃＣが時刻Ｔ０において立ち上がると、内部回
路のプリチャージが開始され、ノード７の電圧は抵抗６
の抵抗ｉＲとコンデンサ８の容量Ｃとから決まる時定数
の効果により徐々に°“ＨＩ＋レベルに立ち上がる。Ｐ
ＯＲ信号の電圧は、このノード７の電圧がｎチャンネル
ＭＯＳトランジスタ９．ｎチャンネルＭＯ８Ｉ−ランジ
スタ１０のしきい値電圧を越えるまで電８ｉｖｃｃの立
ち上がりに比例して上昇し、しぎい値電圧を越える時刻
Ｔ、以降は立ち下がる。ＰＯＲ信号の電圧がｐチャンネ
ルＭＯ８ｌ−ランジスタ４゜ｎチャンネルＭＯＳトラン
ジスタ５のしきい値電圧より下がる時刻１−２において
、ｎチャンネルＭＯＳトランジスタ５がオフしｎチャン
ネルＭＯＳトランジスタ４がオンすることによって内部
ＲＡＳ＠号の電圧が” １」”レベルに立ち上がり、内
部回路のメモリ動作が開始される。電源Ｖｃｃが立ち上
がる時刻Ｔｏから内部ＲＡＳ信号が“Ｈ”レベルに立ち
上がる時刻Ｔ２までの時間は、抵抗６の抵抗値Ｒとコン
デンサ８の容量Ｃとから決まる時定数を適当に選択する
ことによって内部回路の上記時刻Ｔ０からのプリチャー
ジに要する時間よりも長く設定することができ、外部Ｒ
ＡＳ信号が１１ Ｌ Ｈレベルの状態で内部回路の電１
［Ｖｃｃが投入されても、少なくとも内部回路のプリチ
ャージが終了するまでは内部ＲＡＳ信号を所定パルス幅
のＦＯＲ信号によって“し”レベルに保持することがで
きる。このため、内部回路の電＋１ｉＶｃｃ投入時にこ
の電源ＶＣＣから内部回路に過大な異常電流が流れるこ
とがなくなる。
なお、上記実施例では、０ＭＯ８構成の入力回路につい
て示したが、入力回路はｎ ＭＯ８ＩＩ或またはｐ Ｍ
Ｏ８構成にしてもよく、これらの場合にも上記実施例と
同様の効果を奏する。
て示したが、入力回路はｎ ＭＯ８ＩＩ或またはｐ Ｍ
Ｏ８構成にしてもよく、これらの場合にも上記実施例と
同様の効果を奏する。
［発明の効果］
以上のようにこの発明によれば、ＤＲＡＭの入力回路に
おいて、内部回路の電源投入時に、パルス発生回路によ
り、パルス幅が内部回路のプリチャージにＷ！する時間
よりも長いパルスを発生し、禁止回路により、上記パル
スによって少なくとも内部回路のプリチャージが終了す
るまでは上記入力回路の動作を禁止するようにしたので
、外部πＡｓ信号がＬ ＩＩレベルの状態で内部回路の
電源が投入されても、少なくとも内部回路のプリチャー
ジが終了するまでは内部ＲＡＳ信号が゛Ｌ″レベルに保
持される。このため、内部回路の電源投入時にこのｗ源
から内部回路に過大な異常ＩＩｉ流が流れるのが防止さ
れる。
おいて、内部回路の電源投入時に、パルス発生回路によ
り、パルス幅が内部回路のプリチャージにＷ！する時間
よりも長いパルスを発生し、禁止回路により、上記パル
スによって少なくとも内部回路のプリチャージが終了す
るまでは上記入力回路の動作を禁止するようにしたので
、外部πＡｓ信号がＬ ＩＩレベルの状態で内部回路の
電源が投入されても、少なくとも内部回路のプリチャー
ジが終了するまでは内部ＲＡＳ信号が゛Ｌ″レベルに保
持される。このため、内部回路の電源投入時にこのｗ源
から内部回路に過大な異常ＩＩｉ流が流れるのが防止さ
れる。
第１図は、この発明の実施例であるＤＲＡＭの外部ＲＡ
Ｓ信号の入力回路を示す図である。 ′ｌｓ２図は、第１図の入力回路の信号波形図である。 １１Ｎ３図は、従来のＤＲＡＭの外部ＲＡＳ信号の入力
回路を示す図である。 １１１４図は、第３図の入力回路の信号波形図である。 図において、２．４．９はｐチャンネルＭＯＳトランジ
スタ、３，５．１０はｎチャンネルＭＯＳトランジスタ
、６は抵抗、７はノード、８はコンデンサ、２０はＮＯ
Ｒゲート、３０はパルス発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
Ｓ信号の入力回路を示す図である。 ′ｌｓ２図は、第１図の入力回路の信号波形図である。 １１Ｎ３図は、従来のＤＲＡＭの外部ＲＡＳ信号の入力
回路を示す図である。 １１１４図は、第３図の入力回路の信号波形図である。 図において、２．４．９はｐチャンネルＭＯＳトランジ
スタ、３，５．１０はｎチャンネルＭＯＳトランジスタ
、６は抵抗、７はノード、８はコンデンサ、２０はＮＯ
Ｒゲート、３０はパルス発生回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 外部行アドレスストローブ信号から、内部回路のメモリ
動作とプリチャージ動作とを規定する内部行アドレスス
トローブ信号を作るためのダイナミックランダムアクセ
スメモリの入力回路において、 前記内部回路の電源投入時に、パルス幅が該内部回路の
プリチヤージに要する時間よりも長いパルスを発生する
パルス発生回路と、 前記パルスによつて少なくとも前記内部回路のプリチャ
ージが終了するまでは前記入力回路の動作を禁止する禁
止回路とを備えたことを特徴とするダイナミックランダ
ムアクセスメモリの入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310397A true JPS6310397A (ja) | 1988-01-16 |
| JP2544912B2 JP2544912B2 (ja) | 1996-10-16 |
Family
ID=15629296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156508A Expired - Lifetime JP2544912B2 (ja) | 1986-07-01 | 1986-07-01 | ダイナミツクランダムアクセスメモリの入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544912B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994689A (en) * | 1988-12-05 | 1991-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JPH06324134A (ja) * | 1993-05-14 | 1994-11-25 | Taiyo Musen Kk | 船舶安全管理システム |
| KR100342979B1 (ko) * | 1998-09-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 반도체장치의파워리셋회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562589A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 |
-
1986
- 1986-07-01 JP JP61156508A patent/JP2544912B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562589A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994689A (en) * | 1988-12-05 | 1991-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JPH06324134A (ja) * | 1993-05-14 | 1994-11-25 | Taiyo Musen Kk | 船舶安全管理システム |
| KR100342979B1 (ko) * | 1998-09-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 반도체장치의파워리셋회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2544912B2 (ja) | 1996-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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