JPS6310397A - Input circuit for dynamic random access memory - Google Patents
Input circuit for dynamic random access memoryInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミックランダムアクセスメモリの入力
回路に関し、特に内部回路の１ｌＩｌ投人時に、この電
源から内部回路に過大な真書電流が流れるのを防止する
ことができる入力回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] This invention relates to an input circuit of a dynamic random access memory, and in particular, to prevent an excessive current from flowing from the power supply to the internal circuit when the internal circuit is input. The present invention relates to an input circuit that can prevent the above.
［従来の技術］
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と略記する）の内部回路のメモリ動作（Ｒｅａｄ、
Ｗ ｒｌｔｅなど）は、このＤＲＡＭに外部から与えら
れる外部行アドレスストローブ（ＲＡＳ）信号を１１
Ｌ Ｉ＋レベルに１にとにより、内部回路が活性化され
て開始される。成るメモリ動作が終了した後、新たに次
のメモリ動作を開始させるためには、外部ＲＡＳ信号を
−ｆｉ １１８ Ｎレベルにして内部回路のプリチャー
ジを行なう必要がある。[Prior art] Dynamic random access memory (hereinafter referred to as DRAM)
(abbreviated as ) memory operation (Read,
W_rlte, etc.) is an external row address strobe (RAS) signal applied to this DRAM from the outside.
By setting the L I+ level to 1, the internal circuit is activated and started. In order to newly start the next memory operation after the previous memory operation is completed, it is necessary to precharge the internal circuit by setting the external RAS signal to the -fi 118 N level.
第３図は、従来のＤＲＡＭの外部ＲＡＳ信号の入力回路
を示す図である。FIG. 3 is a diagram showing an input circuit for an external RAS signal of a conventional DRAM.
初めにこの入力回路の構成について説明する。First, the configuration of this input circuit will be explained.
図において、１は外部から外部ＲＡＳ信号を入力するた
めの入力端子である。入力端子１はｐチャンネルＭＯ８
ｔ−ランジスタ２およびｎチャンネルＭＯＳトランジス
タ３のゲートに接続される。ｐチャンネルＭＯ８ｔ−ラ
ンジスタ２の一方電極は内部回路の電源ｖｃｃに接続さ
れ、その他方電極はｎチャンネルＭＯＳトランジスタ３
の一方電極に接続される。ｎチャンネルＭＯＳトランジ
スタ３の他方電極は接地ＧＮＤに接続される。ｎチャン
ネルＭＯＳトランジスタ２とｎチャンネルＭＯＳトラン
ジスタ３とは、外部ＲＡＳ信号を入力として、ｎチャン
ネルＭＯＳトランジスタ２の他方電極とｎチャンネルＭ
Ｏ８ｔ−ランジスタ３の一方電極との接続点から内部回
路のメモリ動作とプリチャージ動作とを規定する内部Ｒ
ＡＳ信号を出力するインバータを構成する。In the figure, 1 is an input terminal for inputting an external RAS signal from the outside. Input terminal 1 is p-channel MO8
Connected to the gates of t-transistor 2 and n-channel MOS transistor 3. One electrode of the p-channel MO8t-transistor 2 is connected to the power supply vcc of the internal circuit, and the other electrode is connected to the n-channel MOS transistor 3.
is connected to one electrode of the The other electrode of n-channel MOS transistor 3 is connected to ground GND. The n-channel MOS transistor 2 and the n-channel MOS transistor 3 receive an external RAS signal and connect the other electrode of the n-channel MOS transistor 2 and the n-channel MOS transistor 2 to each other.
O8t - Internal R that defines the memory operation and precharge operation of the internal circuit from the connection point with one electrode of the transistor 3.
Configure an inverter that outputs an AS signal.
第４図は、この入力回路の信号波形図である。FIG. 4 is a signal waveform diagram of this input circuit.
次に、この入力回路の動作について第４図を参照して説
明する。外部ＲＡＳ信号が“Ｌ″レベル状態で内部回路
の電１１Ｖｃｃが投入されたとき、電源Ｖｃｃが立ち上
がると直ちに内部ＲＡＳ信号は“Ｌ”レベルから“Ｈ″
レベル立ち上がる。Next, the operation of this input circuit will be explained with reference to FIG. When the internal circuit power supply 11Vcc is turned on while the external RAS signal is at "L" level, the internal RAS signal changes from "L" level to "H" as soon as the power supply Vcc rises.
Raise the level.
［発明が解決しようとする問題点］
このような従来のＤＲＡＭの入力回路においては、内部
回路の電源Ｖｃｃが投入された直後に内部ＲＡＳ信号が
直ちに“ＨＩＩレベルに立ち上がると、内部回路がまだ
十分にプリチャージされていないので、この電１１Ｖｃ
ｃから内部回路に過大な異常電流が流れる可能性がある
という問題点があった。[Problems to be Solved by the Invention] In such a conventional DRAM input circuit, if the internal RAS signal immediately rises to the “HII” level immediately after the internal circuit power supply Vcc is turned on, the internal circuit is still sufficiently Since it is not precharged, this voltage is 11Vc.
There is a problem in that an excessive abnormal current may flow from c to the internal circuit.
この発明は上記のような問題点を解消するためになされ
たもので、外部ＲＡＳ信号がｈ′Ｌ°ルベルの状態で内
部回路の電源が投入されても、この電源から内部回路に
過大な異常電流が流れるのを防止することができるＤＲ
ＡＭの入力回路を得ることを目的とする。This invention was made to solve the above-mentioned problems, and even if the power to the internal circuit is turned on with the external RAS signal at h'L° level, this power supply will not cause an excessive abnormality in the internal circuit. DR that can prevent current from flowing
The purpose is to obtain an AM input circuit.
Ｅ問題点を解決するための手段］
この発明に係るＤＲＡＭの入力回路は、内部回路の電源
投入時に、パルス発生回路により、パルス幅が内部回路
のプリチャージに要する時間よりも長いパルスを発生し
、禁止回路により、上記パルスによって少なくとも内部
回路のプリチャージが終了するまでは上記入力回路の動
作を禁止するようにしたものである。Means for Solving Problem E] In the DRAM input circuit according to the present invention, when the internal circuit is powered on, the pulse generating circuit generates a pulse whose pulse width is longer than the time required to precharge the internal circuit. The inhibiting circuit inhibits the operation of the input circuit at least until the internal circuit is precharged by the pulse.
［作用］
この発明においては、外部ＲＡＳ信号が“し”レベルの
状態で内部回路の電源が投入されても、少なくとも内部
回路のプリチャージが終了するまでは上記パルスにより
上記入力回路の動作が禁止されて内部ＲＡＳ信号が“′
Ｌ”レベルに保持される。このため、内部回路の電源投
入時にこの電源から内部回路に過大な異常電流が流れる
のが防止される。[Function] In the present invention, even if the power to the internal circuit is turned on with the external RAS signal at the "high" level, the operation of the input circuit is prohibited by the pulse until at least the precharging of the internal circuit is completed. and the internal RAS signal is
This prevents an excessive abnormal current from flowing from this power supply to the internal circuit when the internal circuit is powered on.
［実施例］ 以下、この発明の実施例を図について説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.
なお、この実施例の説明において従来の技術の説明と重
複する部分については適宜その説明を省略する。In addition, in the description of this embodiment, the description of parts that overlap with the description of the conventional technology will be omitted as appropriate.
第１図は、この発明の実施例であるＤＲＡＭの外部ＲＡ
Ｓ信号の入力回路を示す図である。この実施例の構成が
第３図の入力回路の構成と興なる白は以下の点である。FIG. 1 shows an external RA of a DRAM which is an embodiment of the present invention.
FIG. 3 is a diagram showing an input circuit for an S signal. The structure of this embodiment differs from the structure of the input circuit shown in FIG. 3 in the following points.
すなわち、ｎチャンネルＭＯＳトランジスタ４の一方電
極は内部回路の電源Ｖｃｃに接続され、その他方電極は
ｎチャンネルＭＯＳトランジスタ２の一方電極に接続さ
れる。That is, one electrode of n-channel MOS transistor 4 is connected to the power supply Vcc of the internal circuit, and the other electrode is connected to one electrode of n-channel MOS transistor 2.
ｎチャンネルＭＯＳトランジスタ５の一方電極はｎチャ
ンネルＭＯＳトランジスタ２の他方電極とｎチャンネル
ＭＯＳトランジスタ３の一方電極との接続点に接続され
、ｎチャンネルＭＯＳトランジスタ５の他方電極は接地
ＧＮＤに接続される。One electrode of n-channel MOS transistor 5 is connected to a connection point between the other electrode of n-channel MOS transistor 2 and one electrode of n-channel MOS transistor 3, and the other electrode of n-channel MOS transistor 5 is connected to ground GND.
また、抵抗６の一方端は内部回路の電源Ｖｃｃに接続さ
れ、その他方端はノード７を介してコンデンサ８の一方
電極に接続される。コンデンサ８の他方電極は接地ＧＮ
Ｄに接続される。ノード７はｎチャンネルＭＯＳトラン
ジスタ９およびｎチャンネルＭＯＳトランジスタ１０の
ゲートに接続される。ｎチャンネルＭＯＳトランジスタ
９の一方電極は内部回路の電ｍｖｏｃに接続され、その
他方電極はｎチャンネルＭＯＳトランジスタ１０の一方
電極に接続される。ｎチャンネルＭＯＳトランジスタ１
０の他方電極は接地ＧＮＤに接続され６一
る。ｎチャンネルＭＯＳトランジスタ９の他方電極とｎ
チャンネルＭＯ８ｔ−ランジスタ１０の一方電極との接
続点は、ｎチャンネルＭＯＳトランジスタ４およびｎチ
ャンネルＭＯ８ｔ−ランジスタ５のゲートに接続される
。ｎチャンネルＭＯＳトランジスタ９とｎチャンネルＭ
Ｏ８ｌ−ランジスタ１０とはインバータを構成し、この
インバータと抵抗６とコンデンサ８とはＰＯＲ信号を出
力するパルス発生回路３０を構成する。ｐチャンネルＭ
ＯＳトランジスタ２とｎチャンネルＭＯＳトランジスタ
３とｎチャンネルＭＯＳトランジスタ４とｎチャンネル
ＭＯ８Ｉ−ランジスタ５とは、外部ＲＡＳ信号、ＦＯＲ
信号を入力として、ｐチャンネルＭＯＳトランジスタ２
の他方電極とｎチャンネルＭＯＳトランジスタ３の一方
電極との接続点と、ｎチャンネルＭＯ８ｔ−ランジスタ
５の一方電極との接続点から内部ＲＡＳ信号を出力する
ＮＯＲゲートを構成し、この内部ＲＡＳ信号は内部回路
へ伝達される。Further, one end of the resistor 6 is connected to the power supply Vcc of the internal circuit, and the other end is connected to one electrode of the capacitor 8 via the node 7. The other electrode of capacitor 8 is grounded GN
Connected to D. Node 7 is connected to the gates of n-channel MOS transistor 9 and n-channel MOS transistor 10. One electrode of n-channel MOS transistor 9 is connected to the voltage mvoc of the internal circuit, and the other electrode is connected to one electrode of n-channel MOS transistor 10. n-channel MOS transistor 1
The other electrode of 0 is connected to ground GND. The other electrode of n-channel MOS transistor 9 and n
A connection point with one electrode of the channel MO8t-transistor 10 is connected to the gates of the n-channel MOS transistor 4 and the n-channel MO8t-transistor 5. n-channel MOS transistor 9 and n-channel M
The O8l-transistor 10 constitutes an inverter, and this inverter, the resistor 6, and the capacitor 8 constitute a pulse generating circuit 30 that outputs a POR signal. p channel M
The OS transistor 2, the n-channel MOS transistor 3, the n-channel MOS transistor 4, and the n-channel MO8I-transistor 5 are connected to the external RAS signal, FOR
With the signal as input, p channel MOS transistor 2
A NOR gate is configured to output an internal RAS signal from the connection point between the other electrode of the n-channel MOS transistor 3 and one electrode of the n-channel MOS transistor 3, and the connection point between the one electrode of the n-channel MOS transistor 5. transmitted to the circuit.
第２図は、この入力回路の信号波形図である。FIG. 2 is a signal waveform diagram of this input circuit.
次にこの入力回路の動作を第２図を参照して説明する。Next, the operation of this input circuit will be explained with reference to FIG.
外部から入力される外部ＲＡＳ信号が“′Ｌ″レベルに
保持されているとき、内部回路のＮ源Ｖｃｃが投入され
電ＷＡＶｃＣが時刻Ｔ０において立ち上がると、内部回
路のプリチャージが開始され、ノード７の電圧は抵抗６
の抵抗ｉＲとコンデンサ８の容量Ｃとから決まる時定数
の効果により徐々に°“ＨＩ＋レベルに立ち上がる。Ｐ
ＯＲ信号の電圧は、このノード７の電圧がｎチャンネル
ＭＯＳトランジスタ９．ｎチャンネルＭＯ８Ｉ−ランジ
スタ１０のしきい値電圧を越えるまで電８ｉｖｃｃの立
ち上がりに比例して上昇し、しぎい値電圧を越える時刻
Ｔ、以降は立ち下がる。ＰＯＲ信号の電圧がｐチャンネ
ルＭＯ８ｌ−ランジスタ４゜ｎチャンネルＭＯＳトラン
ジスタ５のしきい値電圧より下がる時刻１−２において
、ｎチャンネルＭＯＳトランジスタ５がオフしｎチャン
ネルＭＯＳトランジスタ４がオンすることによって内部
ＲＡＳ＠号の電圧が” １」”レベルに立ち上がり、内
部回路のメモリ動作が開始される。電源Ｖｃｃが立ち上
がる時刻Ｔｏから内部ＲＡＳ信号が“Ｈ”レベルに立ち
上がる時刻Ｔ２までの時間は、抵抗６の抵抗値Ｒとコン
デンサ８の容量Ｃとから決まる時定数を適当に選択する
ことによって内部回路の上記時刻Ｔ０からのプリチャー
ジに要する時間よりも長く設定することができ、外部Ｒ
ＡＳ信号が１１ Ｌ Ｈレベルの状態で内部回路の電１
［Ｖｃｃが投入されても、少なくとも内部回路のプリチ
ャージが終了するまでは内部ＲＡＳ信号を所定パルス幅
のＦＯＲ信号によって“し”レベルに保持することがで
きる。このため、内部回路の電＋１ｉＶｃｃ投入時にこ
の電源ＶＣＣから内部回路に過大な異常電流が流れるこ
とがなくなる。When the external RAS signal input from the outside is held at the "'L" level, when the N source Vcc of the internal circuit is turned on and the power WAVcC rises at time T0, precharging of the internal circuit is started and node 7 The voltage of resistor 6
Due to the effect of the time constant determined by the resistance iR of the capacitor 8 and the capacitance C of the capacitor 8, it gradually rises to the HI+ level.
The voltage of the OR signal is determined by the voltage at node 7 of n-channel MOS transistor 9. The voltage rises in proportion to the rise of the voltage 8ivcc until it exceeds the threshold voltage of the n-channel MO8I transistor 10, and falls after the time T when the voltage exceeds the threshold voltage. At time 1-2 when the voltage of the POR signal falls below the threshold voltage of the p-channel MO8l-transistor 4°n-channel MOS transistor 5, the n-channel MOS transistor 5 is turned off and the n-channel MOS transistor 4 is turned on, so that the internal RAS The @ voltage rises to the "1" level, and the memory operation of the internal circuit begins.The time from the time To when the power supply Vcc rises to the time T2 when the internal RAS signal rises to the "H" level is determined by the resistance of the resistor 6. By appropriately selecting the time constant determined from the resistance value R and the capacitance C of the capacitor 8, it is possible to set the time constant longer than the time required for precharging the internal circuit from the above-mentioned time T0.
When the AS signal is at 11 L/H level, the internal circuit power is turned off.
[Even if Vcc is applied, the internal RAS signal can be held at the "off" level by the FOR signal with a predetermined pulse width at least until the precharging of the internal circuit is completed. Therefore, an excessive abnormal current will not flow from this power supply VCC to the internal circuit when +1iVcc is applied to the internal circuit.
なお、上記実施例では、０ＭＯ８構成の入力回路につい
て示したが、入力回路はｎ ＭＯ８ＩＩ或またはｐ Ｍ
Ｏ８構成にしてもよく、これらの場合にも上記実施例と
同様の効果を奏する。In addition, in the above embodiment, an input circuit with 0MO8 configuration was shown, but the input circuit may be n MO8II or pM
An O8 configuration may also be used, and the same effects as in the above embodiment can be achieved in these cases as well.
［発明の効果］
以上のようにこの発明によれば、ＤＲＡＭの入力回路に
おいて、内部回路の電源投入時に、パルス発生回路によ
り、パルス幅が内部回路のプリチャージにＷ！する時間
よりも長いパルスを発生し、禁止回路により、上記パル
スによって少なくとも内部回路のプリチャージが終了す
るまでは上記入力回路の動作を禁止するようにしたので
、外部πＡｓ信号がＬ ＩＩレベルの状態で内部回路の
電源が投入されても、少なくとも内部回路のプリチャー
ジが終了するまでは内部ＲＡＳ信号が゛Ｌ″レベルに保
持される。このため、内部回路の電源投入時にこのｗ源
から内部回路に過大な異常ＩＩｉ流が流れるのが防止さ
れる。[Effects of the Invention] As described above, according to the present invention, in the input circuit of a DRAM, when the internal circuit is powered on, the pulse generation circuit changes the pulse width to W! to precharge the internal circuit. A pulse longer than the time required for Even if the power to the internal circuit is turned on at This prevents an excessive abnormal IIi flow from flowing into the flow.
第１図は、この発明の実施例であるＤＲＡＭの外部ＲＡ
Ｓ信号の入力回路を示す図である。
′ｌｓ２図は、第１図の入力回路の信号波形図である。
１１Ｎ３図は、従来のＤＲＡＭの外部ＲＡＳ信号の入力
回路を示す図である。
１１１４図は、第３図の入力回路の信号波形図である。
図において、２．４．９はｐチャンネルＭＯＳトランジ
スタ、３，５．１０はｎチャンネルＭＯＳトランジスタ
、６は抵抗、７はノード、８はコンデンサ、２０はＮＯ
Ｒゲート、３０はパルス発生回路である。
なお、各図中同一符号は同一または相当部分を示す。FIG. 1 shows an external RA of a DRAM which is an embodiment of the present invention.
FIG. 3 is a diagram showing an input circuit for an S signal. Figure 'ls2 is a signal waveform diagram of the input circuit of Figure 1. FIG. 11N3 is a diagram showing an input circuit for an external RAS signal of a conventional DRAM. FIG. 1114 is a signal waveform diagram of the input circuit of FIG. 3. In the figure, 2.4.9 are p-channel MOS transistors, 3 and 5.10 are n-channel MOS transistors, 6 is a resistor, 7 is a node, 8 is a capacitor, and 20 is an NO
R gate 30 is a pulse generation circuit. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
動作とプリチャージ動作とを規定する内部行アドレスス
トローブ信号を作るためのダイナミックランダムアクセ
スメモリの入力回路において、 前記内部回路の電源投入時に、パルス幅が該内部回路の
プリチヤージに要する時間よりも長いパルスを発生する
パルス発生回路と、 前記パルスによつて少なくとも前記内部回路のプリチャ
ージが終了するまでは前記入力回路の動作を禁止する禁
止回路とを備えたことを特徴とするダイナミックランダ
ムアクセスメモリの入力回路。[Scope of Claim] In an input circuit of a dynamic random access memory for generating an internal row address strobe signal that defines a memory operation and a precharge operation of an internal circuit from an external row address strobe signal, the input circuit comprises the step of powering on the internal circuit. a pulse generating circuit that generates a pulse whose pulse width is longer than the time required to precharge the internal circuit; An input circuit for a dynamic random access memory, comprising: a prohibition circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (en) | 1986-07-01 | 1986-07-01 | Input circuit of dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156508A JP2544912B2 (en) | 1986-07-01 | 1986-07-01 | Input circuit of dynamic random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6310397A true JPS6310397A (en) | 1988-01-16 |
| JP2544912B2 JP2544912B2 (en) | 1996-10-16 |
Family
ID=15629296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156508A Expired - Lifetime JP2544912B2 (en) | 1986-07-01 | 1986-07-01 | Input circuit of dynamic random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2544912B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994689A (en) * | 1988-12-05 | 1991-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JPH06324134A (en) * | 1993-05-14 | 1994-11-25 | Taiyo Musen Kk | Safety management system for vessel |
| KR100342979B1 (en) * | 1998-09-28 | 2002-08-22 | 주식회사 하이닉스반도체 | Power reset circuit for semiconductor device |
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| JPS5562589A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
| JPS5641328U (en) * | 1979-09-05 | 1981-04-16 |
-
1986
- 1986-07-01 JP JP61156508A patent/JP2544912B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2544912B2 (en) | 1996-10-16 |
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