JPS63100749A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63100749A JPS63100749A JP24521186A JP24521186A JPS63100749A JP S63100749 A JPS63100749 A JP S63100749A JP 24521186 A JP24521186 A JP 24521186A JP 24521186 A JP24521186 A JP 24521186A JP S63100749 A JPS63100749 A JP S63100749A
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- Pending
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
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- 229910052782 aluminium Inorganic materials 0.000 claims description 10
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体基板上の平担化技術に適用して有効な技術に
関するものである。
に、半導体基板上の平担化技術に適用して有効な技術に
関するものである。
(従来の技術〕
半導体集積回路装置における半導体基板上の配線には、
−殻内にアルミニウム膜を用いている。
−殻内にアルミニウム膜を用いている。
これは、アルミニウム膜が単結晶シリコンからなる半導
体基板および酸化シリコン膜等の絶縁膜とのなじみがよ
いからである。なお、配線技術に関しては、例えば日経
マグロウヒル社、1983年8月22日発行、日経エレ
クトロニクス別冊、rマイクロデバイセズJpH8〜p
123に記載されている。
体基板および酸化シリコン膜等の絶縁膜とのなじみがよ
いからである。なお、配線技術に関しては、例えば日経
マグロウヒル社、1983年8月22日発行、日経エレ
クトロニクス別冊、rマイクロデバイセズJpH8〜p
123に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
高集積化に伴って、配線間の間隔が縮小される。
配線の膜厚および配線幅は、配線抵抗の増化及びエレク
トロマイグレーショを防止するために、縮小することが
困難である。このため、配線を覆う層間絶縁膜、例えば
CVDによる酸化シリコン膜あるいはリンシリケートガ
ラス(PSG)膜が配線と配線の間でオーバハングにな
り、隙間を生じる。すなわち、層間絶縁膜上面の平担化
を図ることが困難になる。
トロマイグレーショを防止するために、縮小することが
困難である。このため、配線を覆う層間絶縁膜、例えば
CVDによる酸化シリコン膜あるいはリンシリケートガ
ラス(PSG)膜が配線と配線の間でオーバハングにな
り、隙間を生じる。すなわち、層間絶縁膜上面の平担化
を図ることが困難になる。
本発明の目的は、半導体集積回路装置の信頼性の向上を
図ることにある。
図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上の配線にアルミニウム膜より低
抵抗の金属材料を用いる。
抵抗の金属材料を用いる。
上記した手段によれば、配線抵抗を増加させることなく
、配線の膜厚を低減することができるので、層間絶縁膜
の平担性を向上することができる。
、配線の膜厚を低減することができるので、層間絶縁膜
の平担性を向上することができる。
以下、本発明を実施例とともに説明する。
第1図は、半導体基板上を延在する配線を示した半導体
集積回路装置の断面図である。
集積回路装置の断面図である。
第1図において、1は単結晶シリコンからなるp−型半
導体基板であり、2は半導体基板1の表面の選択酸化に
よる酸化シリコン膜からなるフィールド絶縁膜である。
導体基板であり、2は半導体基板1の表面の選択酸化に
よる酸化シリコン膜からなるフィールド絶縁膜である。
フィールド絶縁膜2の下にはp型チャネルストッパ領域
3を形成している。第1図にはNチャネルM I S
FETが示されている。
3を形成している。第1図にはNチャネルM I S
FETが示されている。
このNチャネルM I S FETは、半導体基板lの
フィールド絶91112から露出している表面の熱酸化
による酸化シリコン膜からなるゲート絶縁膜4、例えば
CVDによる多結晶シリコン膜からなるゲート電極5.
ソース、ドレイン領域となるn゛型半導体領域6とから
なっている。ゲート電極S上を例えばCVDによる酸化
シリコン膜とその上に例えばCVDあるいはプラズマC
VDによるPSG膜を積層して構成した絶縁1117が
覆っている。T1゛半導体領域6の上のゲート絶縁[4
及び絶縁膜7は選択的に除去されて接続孔8を形成して
いる。
フィールド絶91112から露出している表面の熱酸化
による酸化シリコン膜からなるゲート絶縁膜4、例えば
CVDによる多結晶シリコン膜からなるゲート電極5.
ソース、ドレイン領域となるn゛型半導体領域6とから
なっている。ゲート電極S上を例えばCVDによる酸化
シリコン膜とその上に例えばCVDあるいはプラズマC
VDによるPSG膜を積層して構成した絶縁1117が
覆っている。T1゛半導体領域6の上のゲート絶縁[4
及び絶縁膜7は選択的に除去されて接続孔8を形成して
いる。
絶縁膜7の上を配線9が延在している。第1図には、配
fi9が4つ示されているが、そのうちの2つが接続孔
8を通してソース、ドレインであるn4型半導体領域6
に接続している。配線9は、下から順に第1金属層、第
2金属層、第3金属層を積層して構成している。第1金
属層及び第3金属層は、Ti、TiW、Ti5iz、M
oSi*。
fi9が4つ示されているが、そのうちの2つが接続孔
8を通してソース、ドレインであるn4型半導体領域6
に接続している。配線9は、下から順に第1金属層、第
2金属層、第3金属層を積層して構成している。第1金
属層及び第3金属層は、Ti、TiW、Ti5iz、M
oSi*。
W S i 2 、多結晶シリコン膜等からなっている
。
。
これらは例えばスパッタによって形成される。第1金属
層及び第3金R層の膜厚は、50〜100OA程度にし
ている。第2金属層は、例えば銅(Cu)または銀(A
g)からなっている、これらは例えばスパッタによって
形成する。膜厚はO11〜0.5μm程度である。第1
金属層、第2金属層、第3金属層のそれぞれは、同一の
マスク例えばレジスト膜からなるマスクを用いたドライ
エツチングによってパターニングされる。第1金属層9
aは、第2金、@に39bと絶1ik[7どの被着性を
良くするために設けたものである。第3金属層9cは、
配線9上を覆っている絶ar1:4toとの被着性を良
くするために設けている。第2金属層9bと絶縁ll1
7との被着性を考える上では、第3金属yIs9cは必
ずしも必要ではない。
層及び第3金R層の膜厚は、50〜100OA程度にし
ている。第2金属層は、例えば銅(Cu)または銀(A
g)からなっている、これらは例えばスパッタによって
形成する。膜厚はO11〜0.5μm程度である。第1
金属層、第2金属層、第3金属層のそれぞれは、同一の
マスク例えばレジスト膜からなるマスクを用いたドライ
エツチングによってパターニングされる。第1金属層9
aは、第2金、@に39bと絶1ik[7どの被着性を
良くするために設けたものである。第3金属層9cは、
配線9上を覆っている絶ar1:4toとの被着性を良
くするために設けている。第2金属層9bと絶縁ll1
7との被着性を考える上では、第3金属yIs9cは必
ずしも必要ではない。
ここで、アルミニウム膜の比抵抗は2.7μΩcm、銅
の比抵抗は1.67μΩcm、銀の比抵抗は1.6μΩ
amである。このように、銀、銅の比抵抗は極めて小さ
い、したがって、配fi9の長さ、幅および配線抵抗を
一定とするならば、膜厚をアルミニウム膜で形成した場
合の60%程度に薄くできる。配線9をアルミニウム膜
で形成すると膜厚が厚くなるため、点線で示したように
絶縁fi10に隙間Aを生じるが、本願の配線9によれ
ば膜厚を薄くできるため隙間Aを生じないようにして、
絶縁膜10の平担性の向上を図っている。
の比抵抗は1.67μΩcm、銀の比抵抗は1.6μΩ
amである。このように、銀、銅の比抵抗は極めて小さ
い、したがって、配fi9の長さ、幅および配線抵抗を
一定とするならば、膜厚をアルミニウム膜で形成した場
合の60%程度に薄くできる。配線9をアルミニウム膜
で形成すると膜厚が厚くなるため、点線で示したように
絶縁fi10に隙間Aを生じるが、本願の配線9によれ
ば膜厚を薄くできるため隙間Aを生じないようにして、
絶縁膜10の平担性の向上を図っている。
配線9の膜厚は、配線9相互間の間隔を除した値ときの
値が1以下になるようにして、隙間Aを生じないように
している。
値が1以下になるようにして、隙間Aを生じないように
している。
一方、配線9の膜厚が薄くなることにより、隣接してい
る配線9同志の対向する面積が縮小され、したがって配
線容量が低減される。
る配線9同志の対向する面積が縮小され、したがって配
線容量が低減される。
また、アルミニウムの融点が660℃であるのに対して
、銅のそれは1083℃、銀のそれは960℃であるた
め、配線9のエレクトロマイクレーショを低減すること
ができる。
、銅のそれは1083℃、銀のそれは960℃であるた
め、配線9のエレクトロマイクレーショを低減すること
ができる。
前記絶縁膜10は、例えばCVDによる酸化シリコン膜
の上に例えばプラズマCVDによるPSG膜を積層して
構成している。絶縁膜10上の配線11は、例えばスパ
ッタによるアルミニウム膜によって形成している。これ
は、絶縁W410との被着性を良くし、また配置111
の加工性を良くするためである。しかし、配線11を配
線9と同−植成としてもよい、配線11を例えばプラズ
マCVDによる窒化シリコン膜による最終保護膜12が
覆っている。
の上に例えばプラズマCVDによるPSG膜を積層して
構成している。絶縁膜10上の配線11は、例えばスパ
ッタによるアルミニウム膜によって形成している。これ
は、絶縁W410との被着性を良くし、また配置111
の加工性を良くするためである。しかし、配線11を配
線9と同−植成としてもよい、配線11を例えばプラズ
マCVDによる窒化シリコン膜による最終保護膜12が
覆っている。
このように、本願によれば、配線9の膜厚を薄くできる
ことにより、絶縁膜lOの平担性を向上することができ
る。また、配線9相互間の配線容量を低減できる。さら
に、エレクトロマイグレーションを低減できる。
ことにより、絶縁膜lOの平担性を向上することができ
る。また、配線9相互間の配線容量を低減できる。さら
に、エレクトロマイグレーションを低減できる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られるものの効果を簡単に説明すれば、次のとおり
である。
て得られるものの効果を簡単に説明すれば、次のとおり
である。
すなわち、配線の膜厚を低減できることにより、それを
覆う層間絶縁膜の平担性を向上できる。
覆う層間絶縁膜の平担性を向上できる。
第1図は、半導体集積回路装置の断面図である。
1・・・半導体基板、2・・・フィールド絶縁膜、3・
・・Pチャネルストッパ領域、4・・・ゲート絶縁膜、
5・・・ゲート電極、6・・・n゛型半導体領域、7・
・・第1層目層間絶縁膜、8・・・接続孔、9・・・配
線、9a、9c・・・第1又は第3金属M (Ti、T
iW、MoS i2、多結晶シリコン等)、9b・・・
第2金属に!J(銅又は銀)、10・・・第2層目層間
絶縁膜、11・・・配a(アルミニウム膜)、12・・
・最終保護膜である。
・・Pチャネルストッパ領域、4・・・ゲート絶縁膜、
5・・・ゲート電極、6・・・n゛型半導体領域、7・
・・第1層目層間絶縁膜、8・・・接続孔、9・・・配
線、9a、9c・・・第1又は第3金属M (Ti、T
iW、MoS i2、多結晶シリコン等)、9b・・・
第2金属に!J(銅又は銀)、10・・・第2層目層間
絶縁膜、11・・・配a(アルミニウム膜)、12・・
・最終保護膜である。
Claims (1)
- 【特許請求の範囲】 1、半導体基板上の複数の配線と、該配線を覆う絶縁膜
とを有し、前記配線はアルミニウムより低抵抗な金属か
らなることを特徴とする半導体集積回路装置。 2、前記絶縁膜は、堆積してなる膜であることを特徴と
する特許請求の範囲第1項記載の半導体集積回路装置。 3、前記配線の相互間における間隔及び配線の膜厚は、
前記間隔を前記膜厚で除した値が1以下になるようにさ
れることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24521186A JPS63100749A (ja) | 1986-10-17 | 1986-10-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24521186A JPS63100749A (ja) | 1986-10-17 | 1986-10-17 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63100749A true JPS63100749A (ja) | 1988-05-02 |
Family
ID=17130282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24521186A Pending JPS63100749A (ja) | 1986-10-17 | 1986-10-17 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63100749A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01227456A (ja) * | 1988-03-08 | 1989-09-11 | Sony Corp | 半導体装置 |
EP0903781A3 (en) * | 1997-09-18 | 1999-07-21 | Ebara Corporation | Method of forming embedded copper interconnections and embedded copper interconnection structure |
US6544585B1 (en) | 1997-09-02 | 2003-04-08 | Ebara Corporation | Method and apparatus for plating a substrate |
-
1986
- 1986-10-17 JP JP24521186A patent/JPS63100749A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01227456A (ja) * | 1988-03-08 | 1989-09-11 | Sony Corp | 半導体装置 |
US6544585B1 (en) | 1997-09-02 | 2003-04-08 | Ebara Corporation | Method and apparatus for plating a substrate |
EP0903781A3 (en) * | 1997-09-18 | 1999-07-21 | Ebara Corporation | Method of forming embedded copper interconnections and embedded copper interconnection structure |
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