JPH0555455A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0555455A JPH0555455A JP3215597A JP21559791A JPH0555455A JP H0555455 A JPH0555455 A JP H0555455A JP 3215597 A JP3215597 A JP 3215597A JP 21559791 A JP21559791 A JP 21559791A JP H0555455 A JPH0555455 A JP H0555455A
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- JP
- Japan
- Prior art keywords
- silicon
- wafer
- silicon device
- layer
- sog
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 シリコンデバイス層を多層化するために、シ
リコンデバイス層を有する２枚のウェハをＳＯＧで貼り
合わせ、シリコンデバイス層同志を配線して、シリコン
デバイスの多層化をする。 【構成】 シリコンデバイスが形成されているウェハ１
とＳＯＩウェハ２とをＳＯＧ６を用いて貼り合わす。次
に、シリコンデバイス１１とシリコンデバイス２１とを
配線するために、ＳＯＧウェハ２のシリコン基板を全面
エッチングしてからコンタクト孔７を開け、タングステ
ン８をＣＶＤ法で埋め込む。
リコンデバイス層を有する２枚のウェハをＳＯＧで貼り
合わせ、シリコンデバイス層同志を配線して、シリコン
デバイスの多層化をする。 【構成】 シリコンデバイスが形成されているウェハ１
とＳＯＩウェハ２とをＳＯＧ６を用いて貼り合わす。次
に、シリコンデバイス１１とシリコンデバイス２１とを
配線するために、ＳＯＧウェハ２のシリコン基板を全面
エッチングしてからコンタクト孔７を開け、タングステ
ン８をＣＶＤ法で埋め込む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】従来の技術では、シリコンウェハの表面
あるいは、その近傍にシリコンデバイスを形成してお
り、シリコンデバイスは１層のみであった。
あるいは、その近傍にシリコンデバイスを形成してお
り、シリコンデバイスは１層のみであった。
【０００３】
【発明が解決しようとする課題】１層目のシリコンデバ
イス層の上に、２層目のシリコンデバイス層を形成し、
１層目のシリコンデバイス層と２層目のシリコンデバイ
ス層とを接続配線すれば、シリコンデバイス層は多層化
され、シリコンデバイス層が１層の時よりは、同一サイ
ズでの集積度があがる。
イス層の上に、２層目のシリコンデバイス層を形成し、
１層目のシリコンデバイス層と２層目のシリコンデバイ
ス層とを接続配線すれば、シリコンデバイス層は多層化
され、シリコンデバイス層が１層の時よりは、同一サイ
ズでの集積度があがる。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明が採用した半導体装置の製造方法に関する主た
る手段は、１層目となるシリコンデバイスが形成されて
いるシリコンウェハと、２層目となるシリコンデバイス
が形成されているＳＯＩウェハを、ＳＯＧを用いて貼り
合わせ、次に、１層目と２層目とのシリコンデバイスを
配線するためのコンタクト孔を開け、タングステンで接
続配線する。
に本発明が採用した半導体装置の製造方法に関する主た
る手段は、１層目となるシリコンデバイスが形成されて
いるシリコンウェハと、２層目となるシリコンデバイス
が形成されているＳＯＩウェハを、ＳＯＧを用いて貼り
合わせ、次に、１層目と２層目とのシリコンデバイスを
配線するためのコンタクト孔を開け、タングステンで接
続配線する。
【０００５】
【作用】上記のような方法によれば、１層目のシリコン
デバイスと、２層目のシリコンデバイスを別々に形成で
き、また、１層目と２層目とのシリコンデバイスを容易
に配線することができ、シリコンデバイスの多層化が容
易にできる。
デバイスと、２層目のシリコンデバイスを別々に形成で
き、また、１層目と２層目とのシリコンデバイスを容易
に配線することができ、シリコンデバイスの多層化が容
易にできる。
【０００６】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１〜図７は、本発明による半導体装置の製造
方法の工程順断面図である。最初に図１に示すように、
シリコン（Ｓｉ）ウェハ１に３次元ＩＣの１層目に形成
されるシリコンデバイス１１を形成し、その上にＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜３を回転塗布し加熱
処理を行う。この加熱処理により、ＳＯＧ膜３の成分は
シリコン酸化膜（ＳｉＯ2 膜）となる。ここで、シリコ
ンデバイス１１の構造は種々のものが考えられる。例え
ば、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、配
線金属等で構成されている。
明する。図１〜図７は、本発明による半導体装置の製造
方法の工程順断面図である。最初に図１に示すように、
シリコン（Ｓｉ）ウェハ１に３次元ＩＣの１層目に形成
されるシリコンデバイス１１を形成し、その上にＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜３を回転塗布し加熱
処理を行う。この加熱処理により、ＳＯＧ膜３の成分は
シリコン酸化膜（ＳｉＯ2 膜）となる。ここで、シリコ
ンデバイス１１の構造は種々のものが考えられる。例え
ば、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、配
線金属等で構成されている。
【０００７】次に、図２に示すようにＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のウェハ２の
単結晶シリコン層２２に３次元ＩＣの２層目に形成され
るシリコンデバイス２１を形成し、その上にＳＯＧ膜４
を回転塗布し加熱処理を行う。この加熱処理により、Ｓ
ＯＧ膜４の成分はシリコン酸化膜となる。ＳＯＩ構造の
ウェハとは、絶縁性基板上にシリコンの単結晶薄膜を形
成したウェハのことで、本発明ではシリコン基板２４−
シリコン酸化膜２３−単結晶シリコン膜２２からなるウ
ェハ２のことである。また、シリコンデバイス２１の構
造は種々のものが考えられる。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のウェハ２の
単結晶シリコン層２２に３次元ＩＣの２層目に形成され
るシリコンデバイス２１を形成し、その上にＳＯＧ膜４
を回転塗布し加熱処理を行う。この加熱処理により、Ｓ
ＯＧ膜４の成分はシリコン酸化膜となる。ＳＯＩ構造の
ウェハとは、絶縁性基板上にシリコンの単結晶薄膜を形
成したウェハのことで、本発明ではシリコン基板２４−
シリコン酸化膜２３−単結晶シリコン膜２２からなるウ
ェハ２のことである。また、シリコンデバイス２１の構
造は種々のものが考えられる。
【０００８】次に、図３に示すようにシリコンウェハ１
とＳＯＩ構造のウェハ２とをＳＯＧ５を用いて貼り合わ
す。その方法としてシリコンウェハ１に形成されている
ＳＯＧ膜３の上にＳＯＧ膜５を回転塗布し、さらにウェ
ハ２に形成されたＳＯＧ膜４がＳＯＧ膜５と密着するよ
うにウェハ２を貼り合わす。この時、シリコンデバイス
１とシリコンデバイス２とが正常に動作し、かつ、配線
できるようにウェハ１とウェハ２とを貼り合わす。
とＳＯＩ構造のウェハ２とをＳＯＧ５を用いて貼り合わ
す。その方法としてシリコンウェハ１に形成されている
ＳＯＧ膜３の上にＳＯＧ膜５を回転塗布し、さらにウェ
ハ２に形成されたＳＯＧ膜４がＳＯＧ膜５と密着するよ
うにウェハ２を貼り合わす。この時、シリコンデバイス
１とシリコンデバイス２とが正常に動作し、かつ、配線
できるようにウェハ１とウェハ２とを貼り合わす。
【０００９】次に、図４に示すように加熱処理を行うこ
とにより、ＳＯＧ３とＳＯＧ４とＳＯＧ５とが、一つの
ＳＯＧ６となる。ＳＯＧ膜の加熱処理は、比較的低温で
可能であり、デバイス層へ悪影響が少ない。次に、図５
に示すようにシリコン基板２４を全面エッチングする。
エッチング方法としてドライエッチング法を用いる。こ
のエッチングのストッパーとして、シリコン酸化膜２３
がある。
とにより、ＳＯＧ３とＳＯＧ４とＳＯＧ５とが、一つの
ＳＯＧ６となる。ＳＯＧ膜の加熱処理は、比較的低温で
可能であり、デバイス層へ悪影響が少ない。次に、図５
に示すようにシリコン基板２４を全面エッチングする。
エッチング方法としてドライエッチング法を用いる。こ
のエッチングのストッパーとして、シリコン酸化膜２３
がある。
【００１０】次に、図６に示すようにシリコンデバイス
１１のアルミ（Ａｌ）配線と、シリコンデバイス２１の
アルミ配線とを配線するためのコンタクト孔７をエッチ
ング法により選択的に開ける。エッチング方法として
は、ドライエッチング方法を用いる。次に、図７に示す
ようにコンタクト孔７をタングステン（Ｗ）８で埋め込
む。タングステンの形成方法として、化学気相成長（Ｃ
ＶＤ）法を用いる。タングステン８により、デバイス層
２１のアルミ配線とデバイス層１１のアルミ配線とは電
気的導通が可能となる。
１１のアルミ（Ａｌ）配線と、シリコンデバイス２１の
アルミ配線とを配線するためのコンタクト孔７をエッチ
ング法により選択的に開ける。エッチング方法として
は、ドライエッチング方法を用いる。次に、図７に示す
ようにコンタクト孔７をタングステン（Ｗ）８で埋め込
む。タングステンの形成方法として、化学気相成長（Ｃ
ＶＤ）法を用いる。タングステン８により、デバイス層
２１のアルミ配線とデバイス層１１のアルミ配線とは電
気的導通が可能となる。
【００１１】
【発明の効果】上記のような方法によれば、シリコンデ
バイスを多層化することができ、シリコンデバイスが１
層の時よりも集積度は上がる。
バイスを多層化することができ、シリコンデバイスが１
層の時よりも集積度は上がる。
【図１】本発明の半導体装置の製造工程断面図である。
【図２】本発明の半導体装置の製造工程断面図である。
【図３】本発明の半導体装置の製造工程断面図である。
【図４】本発明の半導体装置の製造工程断面図である。
【図５】本発明の半導体装置の製造工程断面図である。
【図６】本発明の半導体装置の製造工程断面図である。
【図７】本発明の半導体装置の製造工程断面図である。
１ シリコンウェハ ２ ＳＯＩ構造のウェハ ３、 ４、 ５、 ６ ＳＯＧ ７ コンタクト孔 ８ タングステン １１、 ２１ シリコンデバイス １５、 ２５ アルミ配線 ２２ 単結晶シリコン膜 ２３ シリコン酸化膜 ２４ シリコン基板
Claims (1)
- 【請求項１】 シリコンデバイスが形成されているシリ
コンウェハの表面をＳＯＧ膜で覆う工程と、シリコンデ
バイスが形成されているＳＯＩウェハの表面をＳＯＧ膜
で覆う工程と、前記シリコンウェハのＳＯＧ膜と、前記
ＳＯＩウェハのＳＯＧ膜とを、ＳＯＧにより貼り合わせ
し、前記シリコンウェハと前記ＳＯＩウェハを１枚のウ
ェハにする工程と、前記ＳＯＩウェハのシリコン基板を
全面エッチングする工程と、前記シリコンウェハのシリ
コンデバイスと前記ＳＯＩウェハのシリコンデバイスと
を接続するためのコンタクト孔を開ける工程と、前記コ
ンタクト孔をＣＶＤ法によりタングステンで埋め込む工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215597A JPH0555455A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215597A JPH0555455A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555455A true JPH0555455A (ja) | 1993-03-05 |
Family
ID=16675069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215597A Pending JPH0555455A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489554A (en) * | 1992-07-21 | 1996-02-06 | Hughes Aircraft Company | Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer |
| US6225154B1 (en) | 1993-07-27 | 2001-05-01 | Hyundai Electronics America | Bonding of silicon wafers |
| JP2003005101A (ja) * | 2001-06-26 | 2003-01-08 | Seiko Epson Corp | 光変調装置及びその製造方法 |
-
1991
- 1991-08-27 JP JP3215597A patent/JPH0555455A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489554A (en) * | 1992-07-21 | 1996-02-06 | Hughes Aircraft Company | Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer |
| US6225154B1 (en) | 1993-07-27 | 2001-05-01 | Hyundai Electronics America | Bonding of silicon wafers |
| US6570221B1 (en) | 1993-07-27 | 2003-05-27 | Hyundai Electronics America | Bonding of silicon wafers |
| JP2003005101A (ja) * | 2001-06-26 | 2003-01-08 | Seiko Epson Corp | 光変調装置及びその製造方法 |
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Legal Events
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|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040916 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041108 |
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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