JPS63104449A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63104449A JPS63104449A JP24963886A JP24963886A JPS63104449A JP S63104449 A JPS63104449 A JP S63104449A JP 24963886 A JP24963886 A JP 24963886A JP 24963886 A JP24963886 A JP 24963886A JP S63104449 A JPS63104449 A JP S63104449A
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- Japan
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- film
- insulating film
- integrated circuit
- moisture
- circuit device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 7
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体基板上の層間絶縁膜に適用して有効な技術に
関するものである。
に、半導体基板上の層間絶縁膜に適用して有効な技術に
関するものである。
半導体基板上の配線を覆う層間絶縁膜は、1面をできる
だけ平担化にすることが重要である。このため、前記配
線をまずプラズマCVDによる酸化シリコン膜で覆い、
この上に塗布ガラス(S○G)@を形成し、さらにこの
上にプラズマCvDによる酸化シリコン膜を形成してい
る。つまり、SOG膜によって平担化を図っている。な
お、絶縁膜に関する技術は、例えば、サイエンスフォー
ラム社、昭和58年11月28日発行、[超LSIデバ
イスハンドブックj、pH7〜p121に記載されてい
る。
だけ平担化にすることが重要である。このため、前記配
線をまずプラズマCVDによる酸化シリコン膜で覆い、
この上に塗布ガラス(S○G)@を形成し、さらにこの
上にプラズマCvDによる酸化シリコン膜を形成してい
る。つまり、SOG膜によって平担化を図っている。な
お、絶縁膜に関する技術は、例えば、サイエンスフォー
ラム社、昭和58年11月28日発行、[超LSIデバ
イスハンドブックj、pH7〜p121に記載されてい
る。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記SOG膜は外気中の水分を含み易い。ところが、ア
ルミニウム膜からなる配線を覆っているため00℃以上
の高温の熱処理を行い難くく、水分を取り除きにくい。
ルミニウム膜からなる配線を覆っているため00℃以上
の高温の熱処理を行い難くく、水分を取り除きにくい。
この水分は、下の絶縁膜を通ってMISFET0ゲー1
〜絶縁膜にまで達し、特性を劣化させる。
〜絶縁膜にまで達し、特性を劣化させる。
本発明の目的は、半導体集積回路装置の信頼性の向上を
図ることにある。
図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願によ?いて開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、SOG等の水分を含み易い膜の下に、窒化物
を含有したち密な下地膜を設ける。
を含有したち密な下地膜を設ける。
上記した手段によれば、水分が前記下地膜によって妨げ
られるため下へ侵入して行くことがなくなり、半導体集
積回路装置の信頼性を向上することができる。
られるため下へ侵入して行くことがなくなり、半導体集
積回路装置の信頼性を向上することができる。
以下1本発明を実施例とともに説明する。
第1図は、半導体基板上に構成したMISFETおよび
それを覆う層間絶縁膜の断面図である。
それを覆う層間絶縁膜の断面図である。
第1図において、lはn”型単結晶シリコンからなる半
導体基板であり、その所定の表面部にp″型ウェル領域
2を形成している。3は半導体基板1の表面の選択酸化
による酸化シリコン膜からなるフィールド絶縁膜であり
、半導体基板i」二に構成されるMISFET等を規定
している74はp型チャネルストッパ領域であり、p’
−型ウェル領域2におけるフィールド絶縁膜3の下に形
成している。
導体基板であり、その所定の表面部にp″型ウェル領域
2を形成している。3は半導体基板1の表面の選択酸化
による酸化シリコン膜からなるフィールド絶縁膜であり
、半導体基板i」二に構成されるMISFET等を規定
している74はp型チャネルストッパ領域であり、p’
−型ウェル領域2におけるフィールド絶縁膜3の下に形
成している。
第1図には半導体基板(n−型領域)lの表面にPチャ
ネルMISFETが示され、またp−型ウェル領域2の
表面にNチャネルMISFETが示されている。前記P
チャネルMISFETは、半導体基板1の表面の酸化に
よる酸化シリコン膜からなるゲート絶縁膜5、ソース、
ドレイン領域となるP゛型半導体領域6、例えばCVD
による多結晶シリコン膜からなるゲート電極7とで構成
している。、NチャネルM I S FETは、P−型
ウェル領域2の表面の酸化による酸化シリコン膜からな
るゲ一ト絶縁膜5、ゲート電極7、ソース、トレイン領
域であるn1型半導体領域8とで構成している。
ネルMISFETが示され、またp−型ウェル領域2の
表面にNチャネルMISFETが示されている。前記P
チャネルMISFETは、半導体基板1の表面の酸化に
よる酸化シリコン膜からなるゲート絶縁膜5、ソース、
ドレイン領域となるP゛型半導体領域6、例えばCVD
による多結晶シリコン膜からなるゲート電極7とで構成
している。、NチャネルM I S FETは、P−型
ウェル領域2の表面の酸化による酸化シリコン膜からな
るゲ一ト絶縁膜5、ゲート電極7、ソース、トレイン領
域であるn1型半導体領域8とで構成している。
ゲート電極5を第1層目の層間絶縁膜9が覆っている。
層間絶縁膜9は、例えばCVDによる酸化シリコン膜の
上に例えばCVDによるリンシリケートガラス(P S
G)膜を積層して構成している。
上に例えばCVDによるリンシリケートガラス(P S
G)膜を積層して構成している。
11は例えばスパッタによる第1層目のアルミニウム膜
からなる配線である。それぞれの配線11は、ゲート絶
縁膜5及び層間絶縁膜9を選択的に除去して形成した接
続孔10を通してP44型半導領域6又はn+型半導体
領域8に接続している。
からなる配線である。それぞれの配線11は、ゲート絶
縁膜5及び層間絶縁膜9を選択的に除去して形成した接
続孔10を通してP44型半導領域6又はn+型半導体
領域8に接続している。
配線11を覆う第2層目の層間絶縁膜は、窒化シリコン
膜からなる下地膜12、SOG膜13およびプラズマC
VDによる酸化シリコン膜14とで構成している。下地
膜12の膜厚は例えば0.2μm程度、SOG膜13の
膜厚は平担部で0.2μm程度、酸化シリコン膜14は
0.6μm程度になるようにしている。下地膜12は、
例えばプラズマCVD、スパッタあるいはCVDによっ
て形成している。
膜からなる下地膜12、SOG膜13およびプラズマC
VDによる酸化シリコン膜14とで構成している。下地
膜12の膜厚は例えば0.2μm程度、SOG膜13の
膜厚は平担部で0.2μm程度、酸化シリコン膜14は
0.6μm程度になるようにしている。下地膜12は、
例えばプラズマCVD、スパッタあるいはCVDによっ
て形成している。
窒化シリコン膜からなる下地膜12は、例えばプラズマ
CVDによる酸化シリコン膜等よりち密である。このた
め、SOG膜1膜中3中分が含ま−れていても、それは
下地膜12によって阻まれて絶縁膜9中さらにグー1〜
絶縁膜5中へ侵入することができない。ゲート絶縁膜5
中に水分が入り込むとM I S FETの特性劣化を
引き起すが、これが下地膜12を設けることによって防
止することができる。なお、SOG膜13は、例えばC
VDによるPSG膜としてもよい。SPG膜も水分を含
み易いが、このPGS膜中の水分は下地膜12によって
阻止れるためゲート絶縁膜5中に侵入することがない。
CVDによる酸化シリコン膜等よりち密である。このた
め、SOG膜1膜中3中分が含ま−れていても、それは
下地膜12によって阻まれて絶縁膜9中さらにグー1〜
絶縁膜5中へ侵入することができない。ゲート絶縁膜5
中に水分が入り込むとM I S FETの特性劣化を
引き起すが、これが下地膜12を設けることによって防
止することができる。なお、SOG膜13は、例えばC
VDによるPSG膜としてもよい。SPG膜も水分を含
み易いが、このPGS膜中の水分は下地膜12によって
阻止れるためゲート絶縁膜5中に侵入することがない。
酸化シリコン膜14上を例えばスパッタによるアルミニ
ウム膜からなる配線15が延在している。
ウム膜からなる配線15が延在している。
配線15を覆う最終保護膜は、例えばプラズマCVDに
よる窒化シリコン膜16、SOG膜17、例えばプラズ
マCVDによる酸化シリコン膜18を下から順に積層し
て構成している。下地膜16およびSOG膜17の膜厚
は、例えば0.2μm程度、酸化シリコン膜18の膜厚
は、例えば0.6μm程度にしている。下地膜16はS
OG膜1膜中7中分あるいは外気中の水分が下地膜16
より下に侵入するのを阻止する。また、例えば絶縁膜9
中に水分が入込むと、例えば配線15からの電界によっ
てその水分が帯電するため、フィールド絶縁膜3の下を
リーク電流が流れ易くなる。しかし、下地膜12あるい
は16によって絶縁膜9中への水分の侵入が阻止される
ため、フィールド絶縁膜3の下を流れるリーク電流が低
減される。
よる窒化シリコン膜16、SOG膜17、例えばプラズ
マCVDによる酸化シリコン膜18を下から順に積層し
て構成している。下地膜16およびSOG膜17の膜厚
は、例えば0.2μm程度、酸化シリコン膜18の膜厚
は、例えば0.6μm程度にしている。下地膜16はS
OG膜1膜中7中分あるいは外気中の水分が下地膜16
より下に侵入するのを阻止する。また、例えば絶縁膜9
中に水分が入込むと、例えば配線15からの電界によっ
てその水分が帯電するため、フィールド絶縁膜3の下を
リーク電流が流れ易くなる。しかし、下地膜12あるい
は16によって絶縁膜9中への水分の侵入が阻止される
ため、フィールド絶縁膜3の下を流れるリーク電流が低
減される。
以上、説明したように本実施例によれば、下地膜12.
16によって水分の侵入が防止されるので、半導体集積
回路装置の信頼性を向上することができる。
16によって水分の侵入が防止されるので、半導体集積
回路装置の信頼性を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることはい
うまでもない。
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることはい
うまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。
て得られる効果を簡単に説明すれば、次のとおりである
。
すなわち、水分の侵入を防止できるので、信頼性の向−
Lを図ることができる。
Lを図ることができる。
第1図は、半導体集積回路装置のM I S FETの
断面図である。 1・・・n−型半導体基板、2・・P−型ウェル領域、
3・・・フィールド絶縁膜、4・・・P型チャネルスト
ッパ領域、5・・・ゲート絶縁膜、6.8・・・半導体
領域・・ゲート絶縁膜、9・・・絶縁膜、10・・・接
続孔、11.15・・配線(アルミニウム膜)、12.
16・・・下地膜(窒化シリコン膜)、13.17・・
・SOG膜、14.18・・・酸化シリコン膜。
断面図である。 1・・・n−型半導体基板、2・・P−型ウェル領域、
3・・・フィールド絶縁膜、4・・・P型チャネルスト
ッパ領域、5・・・ゲート絶縁膜、6.8・・・半導体
領域・・ゲート絶縁膜、9・・・絶縁膜、10・・・接
続孔、11.15・・配線(アルミニウム膜)、12.
16・・・下地膜(窒化シリコン膜)、13.17・・
・SOG膜、14.18・・・酸化シリコン膜。
Claims (1)
- 【特許請求の範囲】 1、半導体基板上のアルミニウム膜からなる配線を覆う
絶縁膜の下に、窒化物を含有した下地膜を設けたことを
特徴とする半導体集積回路装置。 2、前記下地膜は、プラズマCVDによる窒化シリコン
膜、スパッタによる窒化シリコン膜、CVDによる窒化
シリコン膜のいずれかであることを特徴とする特許請求
の範囲第1項記載の半導体集積回路装置。 3、前記アルミニウム膜からなる配線を覆う絶縁膜は、
塗布ガラス膜又はリンシリケートガラス膜であることを
特徴とする特許請求の範囲第1項記載の半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24963886A JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24963886A JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63104449A true JPS63104449A (ja) | 1988-05-09 |
Family
ID=17195997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24963886A Pending JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63104449A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05166936A (ja) * | 1991-10-14 | 1993-07-02 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
US6650002B1 (en) | 1997-04-24 | 2003-11-18 | Sharp Kabushiki Kaishi | Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film |
-
1986
- 1986-10-22 JP JP24963886A patent/JPS63104449A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05166936A (ja) * | 1991-10-14 | 1993-07-02 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
US6650002B1 (en) | 1997-04-24 | 2003-11-18 | Sharp Kabushiki Kaishi | Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film |
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