JPS63104449A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63104449A JPS63104449A JP24963886A JP24963886A JPS63104449A JP S63104449 A JPS63104449 A JP S63104449A JP 24963886 A JP24963886 A JP 24963886A JP 24963886 A JP24963886 A JP 24963886A JP S63104449 A JPS63104449 A JP S63104449A
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- Japan
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- film
- insulating film
- integrated circuit
- moisture
- circuit device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
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- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 7
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体基板上の層間絶縁膜に適用して有効な技術に
関するものである。
に、半導体基板上の層間絶縁膜に適用して有効な技術に
関するものである。
半導体基板上の配線を覆う層間絶縁膜は、１面をできる
だけ平担化にすることが重要である。このため、前記配
線をまずプラズマＣＶＤによる酸化シリコン膜で覆い、
この上に塗布ガラス（Ｓ○Ｇ）＠を形成し、さらにこの
上にプラズマＣｖＤによる酸化シリコン膜を形成してい
る。つまり、ＳＯＧ膜によって平担化を図っている。な
お、絶縁膜に関する技術は、例えば、サイエンスフォー
ラム社、昭和５８年１１月２８日発行、［超ＬＳＩデバ
イスハンドブックｊ、ｐＨ７〜ｐ１２１に記載されてい
る。
だけ平担化にすることが重要である。このため、前記配
線をまずプラズマＣＶＤによる酸化シリコン膜で覆い、
この上に塗布ガラス（Ｓ○Ｇ）＠を形成し、さらにこの
上にプラズマＣｖＤによる酸化シリコン膜を形成してい
る。つまり、ＳＯＧ膜によって平担化を図っている。な
お、絶縁膜に関する技術は、例えば、サイエンスフォー
ラム社、昭和５８年１１月２８日発行、［超ＬＳＩデバ
イスハンドブックｊ、ｐＨ７〜ｐ１２１に記載されてい
る。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記ＳＯＧ膜は外気中の水分を含み易い。ところが、ア
ルミニウム膜からなる配線を覆っているため００℃以上
の高温の熱処理を行い難くく、水分を取り除きにくい。
ルミニウム膜からなる配線を覆っているため００℃以上
の高温の熱処理を行い難くく、水分を取り除きにくい。
この水分は、下の絶縁膜を通ってＭＩＳＦＥＴ０ゲー１
〜絶縁膜にまで達し、特性を劣化させる。
〜絶縁膜にまで達し、特性を劣化させる。
本発明の目的は、半導体集積回路装置の信頼性の向上を
図ることにある。
図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願によ？いて開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、ＳＯＧ等の水分を含み易い膜の下に、窒化物
を含有したち密な下地膜を設ける。
を含有したち密な下地膜を設ける。
上記した手段によれば、水分が前記下地膜によって妨げ
られるため下へ侵入して行くことがなくなり、半導体集
積回路装置の信頼性を向上することができる。
られるため下へ侵入して行くことがなくなり、半導体集
積回路装置の信頼性を向上することができる。
以下１本発明を実施例とともに説明する。
第１図は、半導体基板上に構成したＭＩＳＦＥＴおよび
それを覆う層間絶縁膜の断面図である。
それを覆う層間絶縁膜の断面図である。
第１図において、ｌはｎ”型単結晶シリコンからなる半
導体基板であり、その所定の表面部にｐ″型ウェル領域
２を形成している。３は半導体基板１の表面の選択酸化
による酸化シリコン膜からなるフィールド絶縁膜であり
、半導体基板ｉ」二に構成されるＭＩＳＦＥＴ等を規定
している７４はｐ型チャネルストッパ領域であり、ｐ’
−型ウェル領域２におけるフィールド絶縁膜３の下に形
成している。
導体基板であり、その所定の表面部にｐ″型ウェル領域
２を形成している。３は半導体基板１の表面の選択酸化
による酸化シリコン膜からなるフィールド絶縁膜であり
、半導体基板ｉ」二に構成されるＭＩＳＦＥＴ等を規定
している７４はｐ型チャネルストッパ領域であり、ｐ’
−型ウェル領域２におけるフィールド絶縁膜３の下に形
成している。
第１図には半導体基板（ｎ−型領域）ｌの表面にＰチャ
ネルＭＩＳＦＥＴが示され、またｐ−型ウェル領域２の
表面にＮチャネルＭＩＳＦＥＴが示されている。前記Ｐ
チャネルＭＩＳＦＥＴは、半導体基板１の表面の酸化に
よる酸化シリコン膜からなるゲート絶縁膜５、ソース、
ドレイン領域となるＰ゛型半導体領域６、例えばＣＶＤ
による多結晶シリコン膜からなるゲート電極７とで構成
している。、ＮチャネルＭ Ｉ Ｓ ＦＥＴは、Ｐ−型
ウェル領域２の表面の酸化による酸化シリコン膜からな
るゲ一ト絶縁膜５、ゲート電極７、ソース、トレイン領
域であるｎ１型半導体領域８とで構成している。
ネルＭＩＳＦＥＴが示され、またｐ−型ウェル領域２の
表面にＮチャネルＭＩＳＦＥＴが示されている。前記Ｐ
チャネルＭＩＳＦＥＴは、半導体基板１の表面の酸化に
よる酸化シリコン膜からなるゲート絶縁膜５、ソース、
ドレイン領域となるＰ゛型半導体領域６、例えばＣＶＤ
による多結晶シリコン膜からなるゲート電極７とで構成
している。、ＮチャネルＭ Ｉ Ｓ ＦＥＴは、Ｐ−型
ウェル領域２の表面の酸化による酸化シリコン膜からな
るゲ一ト絶縁膜５、ゲート電極７、ソース、トレイン領
域であるｎ１型半導体領域８とで構成している。
ゲート電極５を第１層目の層間絶縁膜９が覆っている。
層間絶縁膜９は、例えばＣＶＤによる酸化シリコン膜の
上に例えばＣＶＤによるリンシリケートガラス（Ｐ Ｓ
Ｇ）膜を積層して構成している。
上に例えばＣＶＤによるリンシリケートガラス（Ｐ Ｓ
Ｇ）膜を積層して構成している。
１１は例えばスパッタによる第１層目のアルミニウム膜
からなる配線である。それぞれの配線１１は、ゲート絶
縁膜５及び層間絶縁膜９を選択的に除去して形成した接
続孔１０を通してＰ４４型半導領域６又はｎ＋型半導体
領域８に接続している。
からなる配線である。それぞれの配線１１は、ゲート絶
縁膜５及び層間絶縁膜９を選択的に除去して形成した接
続孔１０を通してＰ４４型半導領域６又はｎ＋型半導体
領域８に接続している。
配線１１を覆う第２層目の層間絶縁膜は、窒化シリコン
膜からなる下地膜１２、ＳＯＧ膜１３およびプラズマＣ
ＶＤによる酸化シリコン膜１４とで構成している。下地
膜１２の膜厚は例えば０．２μｍ程度、ＳＯＧ膜１３の
膜厚は平担部で０．２μｍ程度、酸化シリコン膜１４は
０．６μｍ程度になるようにしている。下地膜１２は、
例えばプラズマＣＶＤ、スパッタあるいはＣＶＤによっ
て形成している。
膜からなる下地膜１２、ＳＯＧ膜１３およびプラズマＣ
ＶＤによる酸化シリコン膜１４とで構成している。下地
膜１２の膜厚は例えば０．２μｍ程度、ＳＯＧ膜１３の
膜厚は平担部で０．２μｍ程度、酸化シリコン膜１４は
０．６μｍ程度になるようにしている。下地膜１２は、
例えばプラズマＣＶＤ、スパッタあるいはＣＶＤによっ
て形成している。
窒化シリコン膜からなる下地膜１２は、例えばプラズマ
ＣＶＤによる酸化シリコン膜等よりち密である。このた
め、ＳＯＧ膜１膜中３中分が含ま−れていても、それは
下地膜１２によって阻まれて絶縁膜９中さらにグー１〜
絶縁膜５中へ侵入することができない。ゲート絶縁膜５
中に水分が入り込むとＭ Ｉ Ｓ ＦＥＴの特性劣化を
引き起すが、これが下地膜１２を設けることによって防
止することができる。なお、ＳＯＧ膜１３は、例えばＣ
ＶＤによるＰＳＧ膜としてもよい。ＳＰＧ膜も水分を含
み易いが、このＰＧＳ膜中の水分は下地膜１２によって
阻止れるためゲート絶縁膜５中に侵入することがない。
ＣＶＤによる酸化シリコン膜等よりち密である。このた
め、ＳＯＧ膜１膜中３中分が含ま−れていても、それは
下地膜１２によって阻まれて絶縁膜９中さらにグー１〜
絶縁膜５中へ侵入することができない。ゲート絶縁膜５
中に水分が入り込むとＭ Ｉ Ｓ ＦＥＴの特性劣化を
引き起すが、これが下地膜１２を設けることによって防
止することができる。なお、ＳＯＧ膜１３は、例えばＣ
ＶＤによるＰＳＧ膜としてもよい。ＳＰＧ膜も水分を含
み易いが、このＰＧＳ膜中の水分は下地膜１２によって
阻止れるためゲート絶縁膜５中に侵入することがない。
酸化シリコン膜１４上を例えばスパッタによるアルミニ
ウム膜からなる配線１５が延在している。
ウム膜からなる配線１５が延在している。
配線１５を覆う最終保護膜は、例えばプラズマＣＶＤに
よる窒化シリコン膜１６、ＳＯＧ膜１７、例えばプラズ
マＣＶＤによる酸化シリコン膜１８を下から順に積層し
て構成している。下地膜１６およびＳＯＧ膜１７の膜厚
は、例えば０．２μｍ程度、酸化シリコン膜１８の膜厚
は、例えば０．６μｍ程度にしている。下地膜１６はＳ
ＯＧ膜１膜中７中分あるいは外気中の水分が下地膜１６
より下に侵入するのを阻止する。また、例えば絶縁膜９
中に水分が入込むと、例えば配線１５からの電界によっ
てその水分が帯電するため、フィールド絶縁膜３の下を
リーク電流が流れ易くなる。しかし、下地膜１２あるい
は１６によって絶縁膜９中への水分の侵入が阻止される
ため、フィールド絶縁膜３の下を流れるリーク電流が低
減される。
よる窒化シリコン膜１６、ＳＯＧ膜１７、例えばプラズ
マＣＶＤによる酸化シリコン膜１８を下から順に積層し
て構成している。下地膜１６およびＳＯＧ膜１７の膜厚
は、例えば０．２μｍ程度、酸化シリコン膜１８の膜厚
は、例えば０．６μｍ程度にしている。下地膜１６はＳ
ＯＧ膜１膜中７中分あるいは外気中の水分が下地膜１６
より下に侵入するのを阻止する。また、例えば絶縁膜９
中に水分が入込むと、例えば配線１５からの電界によっ
てその水分が帯電するため、フィールド絶縁膜３の下を
リーク電流が流れ易くなる。しかし、下地膜１２あるい
は１６によって絶縁膜９中への水分の侵入が阻止される
ため、フィールド絶縁膜３の下を流れるリーク電流が低
減される。
以上、説明したように本実施例によれば、下地膜１２．
１６によって水分の侵入が防止されるので、半導体集積
回路装置の信頼性を向上することができる。
１６によって水分の侵入が防止されるので、半導体集積
回路装置の信頼性を向上することができる。
以上、本発明を実施例にもとすき具体的に説明したが本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることはい
うまでもない。
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることはい
うまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。
て得られる効果を簡単に説明すれば、次のとおりである
。
すなわち、水分の侵入を防止できるので、信頼性の向−
Ｌを図ることができる。
Ｌを図ることができる。
第１図は、半導体集積回路装置のＭ Ｉ Ｓ ＦＥＴの
断面図である。 １・・・ｎ−型半導体基板、２・・Ｐ−型ウェル領域、
３・・・フィールド絶縁膜、４・・・Ｐ型チャネルスト
ッパ領域、５・・・ゲート絶縁膜、６．８・・・半導体
領域・・ゲート絶縁膜、９・・・絶縁膜、１０・・・接
続孔、１１．１５・・配線（アルミニウム膜）、１２．
１６・・・下地膜（窒化シリコン膜）、１３．１７・・
・ＳＯＧ膜、１４．１８・・・酸化シリコン膜。
断面図である。 １・・・ｎ−型半導体基板、２・・Ｐ−型ウェル領域、
３・・・フィールド絶縁膜、４・・・Ｐ型チャネルスト
ッパ領域、５・・・ゲート絶縁膜、６．８・・・半導体
領域・・ゲート絶縁膜、９・・・絶縁膜、１０・・・接
続孔、１１．１５・・配線（アルミニウム膜）、１２．
１６・・・下地膜（窒化シリコン膜）、１３．１７・・
・ＳＯＧ膜、１４．１８・・・酸化シリコン膜。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上のアルミニウム膜からなる配線を覆う
絶縁膜の下に、窒化物を含有した下地膜を設けたことを
特徴とする半導体集積回路装置。 ２、前記下地膜は、プラズマＣＶＤによる窒化シリコン
膜、スパッタによる窒化シリコン膜、ＣＶＤによる窒化
シリコン膜のいずれかであることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。 ３、前記アルミニウム膜からなる配線を覆う絶縁膜は、
塗布ガラス膜又はリンシリケートガラス膜であることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963886A JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963886A JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104449A true JPS63104449A (ja) | 1988-05-09 |
Family
ID=17195997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24963886A Pending JPS63104449A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166936A (ja) * | 1991-10-14 | 1993-07-02 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
| US6650002B1 (en) | 1997-04-24 | 2003-11-18 | Sharp Kabushiki Kaishi | Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film |
-
1986
- 1986-10-22 JP JP24963886A patent/JPS63104449A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166936A (ja) * | 1991-10-14 | 1993-07-02 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
| US6650002B1 (en) | 1997-04-24 | 2003-11-18 | Sharp Kabushiki Kaishi | Semiconductor device having active element connected to an electrode metal pad via a barrier metal layer and interlayer insulating film |
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