JPS628614A - 入力インバ−タ回路 - Google Patents
入力インバ−タ回路Info
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- JPS628614A JPS628614A JP60148639A JP14863985A JPS628614A JP S628614 A JPS628614 A JP S628614A JP 60148639 A JP60148639 A JP 60148639A JP 14863985 A JP14863985 A JP 14863985A JP S628614 A JPS628614 A JP S628614A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 19
- 230000004913 activation Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 241000981595 Zoysia japonica Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力インバータ回路に関し、特に外部入力電圧
と基準電圧と全比較増幅する入力インバータ回路に関す
る。
と基準電圧と全比較増幅する入力インバータ回路に関す
る。
第3図および第4図は従来の入力インバータ回路の一例
管示すブロック図および回路図である。
管示すブロック図および回路図である。
現在、メモリ集積回路の分野において数多くの入力イン
バータ回路が考案され用いられている0人カインバータ
回路の特性においては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること1回路構成が簡素で
あシ、かつ低消費電流であること、などが要求される。
バータ回路が考案され用いられている0人カインバータ
回路の特性においては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること1回路構成が簡素で
あシ、かつ低消費電流であること、などが要求される。
以下の説明は、すべて絶縁ゲート型電界効果トランジス
タのうち代表的なMOS)ランジスタ(以下MO8Tと
称す)で、かつNチャンネルMO8T’を用いて行う。
タのうち代表的なMOS)ランジスタ(以下MO8Tと
称す)で、かつNチャンネルMO8T’を用いて行う。
しかし、回路的にはPチャンネルMOS T。
さらにはバイポーラトランジスタでも本質的には同様で
ある。
ある。
第3図に示す従来の入力インバータ回路は、外部入力電
圧Vtyiおよび基準電圧vreft−それぞれラッチ
するエンハンスメント型MO8)ランジスタ(以下EM
O8Tと称丁)JtyおよびJ□、ゲ) k EMOS
T Jayのソースに接続されるE/MO8T Js
s、ゲートをEMO3T Jssのソースに接続され
るEMOS T Je。、外部入力電圧v、rMおよ
゛び基準電圧vrafによ)生じた差電圧を比較。
圧Vtyiおよび基準電圧vreft−それぞれラッチ
するエンハンスメント型MO8)ランジスタ(以下EM
O8Tと称丁)JtyおよびJ□、ゲ) k EMOS
T Jayのソースに接続されるE/MO8T Js
s、ゲートをEMO3T Jssのソースに接続され
るEMOS T Je。、外部入力電圧v、rMおよ
゛び基準電圧vrafによ)生じた差電圧を比較。
増幅する差電圧増幅フリツプフ四ツブ回路1および差電
圧増幅7リツプフロツプ回路lの出力を電流増幅する出
力電流増幅フリップフロップ回路5から構成される。こ
こで基準電圧vrefは、この入力インバータ回路が形
成されている半導体基板と同一基板の他の場所に設けら
れている図示しない基準電圧発生回路から出力されてい
る0この入力インバータ回路は、この基準電圧vref
t”リファレンスレベルとして外部入力電圧vxNと
の判定に用いることが特徴である。
圧増幅7リツプフロツプ回路lの出力を電流増幅する出
力電流増幅フリップフロップ回路5から構成される。こ
こで基準電圧vrefは、この入力インバータ回路が形
成されている半導体基板と同一基板の他の場所に設けら
れている図示しない基準電圧発生回路から出力されてい
る0この入力インバータ回路は、この基準電圧vref
t”リファレンスレベルとして外部入力電圧vxNと
の判定に用いることが特徴である。
第4図の回路は、従来の5ボルト単一電源の集積回路で
あるMOSダイナミックランダムアクセスメモリにおい
て用いられてお9.EMO8T Js〜JHにより差電
圧増幅7リツプフロツグ回路lt構成し、EMO8T
J**〜Jlによシ出力電流増幅フリップフロップ回路
5を構成している。
あるMOSダイナミックランダムアクセスメモリにおい
て用いられてお9.EMO8T Js〜JHにより差電
圧増幅7リツプフロツグ回路lt構成し、EMO8T
J**〜Jlによシ出力電流増幅フリップフロップ回路
5を構成している。
次に、この従来の入力インバータ回路の動作について説
明する。
明する。
初期にプリチャージ信号φ2.がEMO8Tのしきい値
vTレベルを十分越える高い電圧(以下高レベルと称す
)であることから、プリチャージ信号φp!をゲート入
力とするEMO8T Je = Je。。
vTレベルを十分越える高い電圧(以下高レベルと称す
)であることから、プリチャージ信号φp!をゲート入
力とするEMO8T Je = Je。。
J□e Jso t J8tおよびJ3!は活性化され
、節点N、およびN、は高レベル、節点N、お工ヒN6
、出力信号φ。、およびφ[株]はしきい値vTレベル
よシ低い電圧(以下低レベルと称す)となり、その後プ
リチャージ信号φ、!は低レベルとなる0ラッチ信号φ
、が高レベルから低レベルになると、外部入力電圧v0
および基準電圧vrefの電圧が節点N1および節点N
4に各々ラッチされる。第1の活性化信号φ、1が低レ
ベルから高レベルになるとき、節点信号N0.およびN
ewの電位が上昇する。このとき、外部入力電圧V□、
がラッチされた節点Nskゲート入力とするEMO8T
Jsoと、基準電圧”refの電圧がラッチされた
節点N、 t−ゲート入力とするEMOS T J!I
sによシ、節点信号N。!とNo、の間に差電圧が生ず
る0この節点信号NHとN7の間の差電位により、フリ
ップ70ツブを構成するEMOS T JvおよびJ、
が作動し、節点信号N0.とNo!のうちの低い電圧で
ある一方の節点信号を低レベルにする0そして節点信号
N、およびNet?ゲート入力とするEMO8TJ0お
よびJ□によル節点N、および8重の一方が低レベルと
な91節点N、および8重をゲート入力とするEMO8
T JsおよびJ、の一方が非活性化(以下オフと称す
)される。続いて第2の活性化信号φわが低レベルから
高レベルになると、節点N、2および侵・2會ゲート入
力とするE/MO8T J!1およびJnの一方の活
性化されたEMO8Tt−通して節点N、およびN、の
一方の節点が高レベルとなる。節点NmおよびNoをゲ
ート入力とするEMO8T J□およびJ、−の一方の
EMO8Tが活性化され、出力信号φ。鵞およびφ。冨
の一方が電流増幅された信号として出力される。このと
き、出力信号φ。、は外部入力電圧vINと同相、出力
信号φ。雪は外部入力電圧vI)lと逆相の増幅された
信号が出力される。
、節点N、およびN、は高レベル、節点N、お工ヒN6
、出力信号φ。、およびφ[株]はしきい値vTレベル
よシ低い電圧(以下低レベルと称す)となり、その後プ
リチャージ信号φ、!は低レベルとなる0ラッチ信号φ
、が高レベルから低レベルになると、外部入力電圧v0
および基準電圧vrefの電圧が節点N1および節点N
4に各々ラッチされる。第1の活性化信号φ、1が低レ
ベルから高レベルになるとき、節点信号N0.およびN
ewの電位が上昇する。このとき、外部入力電圧V□、
がラッチされた節点Nskゲート入力とするEMO8T
Jsoと、基準電圧”refの電圧がラッチされた
節点N、 t−ゲート入力とするEMOS T J!I
sによシ、節点信号N。!とNo、の間に差電圧が生ず
る0この節点信号NHとN7の間の差電位により、フリ
ップ70ツブを構成するEMOS T JvおよびJ、
が作動し、節点信号N0.とNo!のうちの低い電圧で
ある一方の節点信号を低レベルにする0そして節点信号
N、およびNet?ゲート入力とするEMO8TJ0お
よびJ□によル節点N、および8重の一方が低レベルと
な91節点N、および8重をゲート入力とするEMO8
T JsおよびJ、の一方が非活性化(以下オフと称す
)される。続いて第2の活性化信号φわが低レベルから
高レベルになると、節点N、2および侵・2會ゲート入
力とするE/MO8T J!1およびJnの一方の活
性化されたEMO8Tt−通して節点N、およびN、の
一方の節点が高レベルとなる。節点NmおよびNoをゲ
ート入力とするEMO8T J□およびJ、−の一方の
EMO8Tが活性化され、出力信号φ。鵞およびφ。冨
の一方が電流増幅された信号として出力される。このと
き、出力信号φ。、は外部入力電圧vINと同相、出力
信号φ。雪は外部入力電圧vI)lと逆相の増幅された
信号が出力される。
上述した従来の入力インバータ回路は、外部入力電圧が
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするEMO8Tが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらにこのEMO8
Tが常に活性化状態にあるため、差電圧増幅フリップフ
ロップ回路には外部入力の情報を保持することができな
いので。
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするEMO8Tが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらにこのEMO8
Tが常に活性化状態にあるため、差電圧増幅フリップフ
ロップ回路には外部入力の情報を保持することができな
いので。
出力電流増幅回路内に外部入力の情報上保持するフリッ
プ70ツブが必要となり、そのため出力電流増幅回路が
複雑とな)、使用するEMO8Tも多く必要とする欠点
を有している0さらに、差電圧増幅フリップ70ツブ回
路の活性化時に、外部入力電圧が変化した場合に差電圧
増幅を正常に行う九め、さらに2個のEMO8Tと、こ
れらのゲート入力であるラッチ信号とを必要とする欠点
を有している。
プ70ツブが必要となり、そのため出力電流増幅回路が
複雑とな)、使用するEMO8Tも多く必要とする欠点
を有している0さらに、差電圧増幅フリップ70ツブ回
路の活性化時に、外部入力電圧が変化した場合に差電圧
増幅を正常に行う九め、さらに2個のEMO8Tと、こ
れらのゲート入力であるラッチ信号とを必要とする欠点
を有している。
本発明の入力インバータ回路は、活性化信号の入力によ
シ外部入力電圧と基準電圧と金比較増幅するフリップフ
ロップ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し所定の電位にソースを接続する第1
のトランジスタと、一端全前記第1のトランジスタのド
レインに他端を前記フリップフロップ回路にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第1のゲートと、前記基準電圧をゲートに入力し所定の
電位にソース全接続する第2のトランジスタと、一端金
前記第2のトランジスタのドレインに他端を前記フリッ
プフロップ回路にそれぞれ接続し前記フリップフロップ
回路の信号によプ制御される第2のゲートとを備えてい
る。
シ外部入力電圧と基準電圧と金比較増幅するフリップフ
ロップ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し所定の電位にソースを接続する第1
のトランジスタと、一端全前記第1のトランジスタのド
レインに他端を前記フリップフロップ回路にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第1のゲートと、前記基準電圧をゲートに入力し所定の
電位にソース全接続する第2のトランジスタと、一端金
前記第2のトランジスタのドレインに他端を前記フリッ
プフロップ回路にそれぞれ接続し前記フリップフロップ
回路の信号によプ制御される第2のゲートとを備えてい
る。
次に、本発明について図面を参照して説明する〇第1図
および第2図は1本発明の一実施例のブロック図および
回路図である。
および第2図は1本発明の一実施例のブロック図および
回路図である。
本実施例は、差電圧増幅フリップフロップ回路1および
出力電流増幅回路2を主構成要素として構成され、第1
の活性化信号φ、lの入力により、図示しない基準電圧
発生回路から入力される基準電圧vre、fと外部入力
電圧vINとt比較し、増幅された信号を受け、第2の
活性化信号φlの入力によシミ流増幅された信号を出力
する入力インバータ回路において、外部入力電圧vxN
と基準電圧vrefとに応答して、外部入力電圧v1N
t−ゲート入力とするEMO8T Js と基準電圧V
、e1 ’t”ゲート入力とするEMO8T J4−の
それぞれのドレイン電流の制御を行なう第1ゲート3お
よび第2ゲート4を設けることにより構成されている0
本実施例においてEMOS T JsおよびJ4は、差
電圧増幅フリップフロッグ回路IP’Eの節点の電圧全
初期において低レベルに入力する。
出力電流増幅回路2を主構成要素として構成され、第1
の活性化信号φ、lの入力により、図示しない基準電圧
発生回路から入力される基準電圧vre、fと外部入力
電圧vINとt比較し、増幅された信号を受け、第2の
活性化信号φlの入力によシミ流増幅された信号を出力
する入力インバータ回路において、外部入力電圧vxN
と基準電圧vrefとに応答して、外部入力電圧v1N
t−ゲート入力とするEMO8T Js と基準電圧V
、e1 ’t”ゲート入力とするEMO8T J4−の
それぞれのドレイン電流の制御を行なう第1ゲート3お
よび第2ゲート4を設けることにより構成されている0
本実施例においてEMOS T JsおよびJ4は、差
電圧増幅フリップフロッグ回路IP’Eの節点の電圧全
初期において低レベルに入力する。
外部入力電圧v1Nおよび基準電圧vrefをゲート入
力とするEMO8TJsおよびJ4で生ずる差電圧増幅
フリップフロップ回路l内の信号により、第1ゲート3
および第2ゲート4に流れる電流全制御し、差電圧増幅
フリップフロップ回路1を安定に動作させ、外部入力電
圧vfNの情報を差電圧増幅フリップフロップ回路1内
に保持することができるのである。
力とするEMO8TJsおよびJ4で生ずる差電圧増幅
フリップフロップ回路l内の信号により、第1ゲート3
および第2ゲート4に流れる電流全制御し、差電圧増幅
フリップフロップ回路1を安定に動作させ、外部入力電
圧vfNの情報を差電圧増幅フリップフロップ回路1内
に保持することができるのである。
第2図を用いて本実施例の動作について説明する0
初期にプリチャージ信号φ、lが低レベルから高レベル
になり、プリチャージ信号φ tゲート入力とするE
MO8T Ja −Jio−JuおよびJllによ夕
、節点N、およびN、は高レベル、出力信号φ。1およ
びφ。、は低レベルとなシ、その後、プリチャージ信号
φp、は高レベルから低レベルとなる。第1の活性化信
号φ11が低レベルから高レベルになるとき、外部入力
電圧vXNおよび基準電圧Vre1 ’11::ゲート
入力とするEMO8TJsおよびJ4によシ節点信号N
、lおよびNo、に差電圧が生じ、との差電EE’tフ
リップ70ツブを構成するnωSTJ、およびJaが増
幅し、節点信号NOIおよび艮。、の一方會低レベルに
する。これと平行して、節点N1およびN、は1節点信
号No1およびNoIをゲート入力とするEMOS T
−LiおよびJuによシ一方を低レベルにされ、節点
N、およびN。
になり、プリチャージ信号φ tゲート入力とするE
MO8T Ja −Jio−JuおよびJllによ夕
、節点N、およびN、は高レベル、出力信号φ。1およ
びφ。、は低レベルとなシ、その後、プリチャージ信号
φp、は高レベルから低レベルとなる。第1の活性化信
号φ11が低レベルから高レベルになるとき、外部入力
電圧vXNおよび基準電圧Vre1 ’11::ゲート
入力とするEMO8TJsおよびJ4によシ節点信号N
、lおよびNo、に差電圧が生じ、との差電EE’tフ
リップ70ツブを構成するnωSTJ、およびJaが増
幅し、節点信号NOIおよび艮。、の一方會低レベルに
する。これと平行して、節点N1およびN、は1節点信
号No1およびNoIをゲート入力とするEMOS T
−LiおよびJuによシ一方を低レベルにされ、節点
N、およびN。
全ゲート入力とするEMO8T JtおよびJtの一方
をオフする。第2の活性化信号φ1.が低レベルから高
レベルになると、節点信号NolおよびN61會ゲート
入力とするKMO8T JioおよびJt4の一方を通
して、出力信号φ。1およびφ。。
をオフする。第2の活性化信号φ1.が低レベルから高
レベルになると、節点信号NolおよびN61會ゲート
入力とするKMO8T JioおよびJt4の一方を通
して、出力信号φ。1およびφ。。
の一方が電流増幅された信号として出力される0このと
き、出力信号−01は外部入力電圧v1Nに同相、出力
信号φ01は外部入力電圧vrNに逆相となる。
き、出力信号−01は外部入力電圧v1Nに同相、出力
信号φ01は外部入力電圧vrNに逆相となる。
このように、差電圧増幅フリップフロップ回路1円の信
号である節点N1およびNtの出力全ゲート入力とする
第1ゲートおよび第2ゲートを用いて、差電圧増幅フリ
ップフロップ回路1で低しベルと判定される外部入力電
圧V□Wまたは基準電圧vref t−ゲート入力とす
るEMO8T Js tたはJ4の一方のドレイン電流
をオフすることで、差電圧増幅フリップフロップ回路1
内に外部入力電圧hHの情報を保持することができる。
号である節点N1およびNtの出力全ゲート入力とする
第1ゲートおよび第2ゲートを用いて、差電圧増幅フリ
ップフロップ回路1で低しベルと判定される外部入力電
圧V□Wまたは基準電圧vref t−ゲート入力とす
るEMO8T Js tたはJ4の一方のドレイン電流
をオフすることで、差電圧増幅フリップフロップ回路1
内に外部入力電圧hHの情報を保持することができる。
以上説明したように本発明は、外部入力電圧および基準
電圧をそれぞれゲート入力とする2個OEMO8Tのそ
れぞれのドレイン電流の制御全行92個のゲートを設け
ることによシ、差電圧増幅7リツプ71ツブ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある0
電圧をそれぞれゲート入力とする2個OEMO8Tのそ
れぞれのドレイン電流の制御全行92個のゲートを設け
ることによシ、差電圧増幅7リツプ71ツブ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある0
第1図および第2図は本発明の一実施例のブロック図お
よび回路図、第3図および第4図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 1・・・・・・差電圧増幅7リツプフロツプ回路、2・
・・・・・出力電流増幅回路、3・・・・・・第1ゲー
ト、4・・・・・・第2ゲート、5・・・・・・出力電
流増幅フリップフロップ回路、Jt〜J0・・・・・・
MOSト?ンジスタ(エンハンスメン)’J)s N*
〜Ns・・・・・・18点−Not 。 N11l t N(1! # Not・・・・・・節点
信号、φ□、φ□・・・・・・第1の活性化信号、φ1
.φヨ・・・・・・第2の活性化信号、vTM・・・・
・・外部入力電圧、vref・・・・・・基準電圧。 争1回 Ml、罵:姉4ち号 ψit : ’4tの箔十主化1把う侶ff/、に
: と方イ屯号 v−3劃 Nap、 No2 ’姉幻l り〜t:*r彰占、)士イヒ池う ’hz ’ 12n5G、)主うヒ1乙3ψP2
: 7°リデヤーシ゛4に9e22.p西−とガイm
si 先: ラップ4F=3 手続補正書(自1E) 1、事件の表示 昭和60年特許願第148639号2
、発明の名称 入力インバータ回路 3、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4、代理人 〒I08東京都港区芝五丁目37番8号住友三田ビル (連絡先 日本電気株式会社 特許部)5、補正の対象 (1)図面 6、補正の内容 (1)第4図を別紙の通り補正する。
よび回路図、第3図および第4図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 1・・・・・・差電圧増幅7リツプフロツプ回路、2・
・・・・・出力電流増幅回路、3・・・・・・第1ゲー
ト、4・・・・・・第2ゲート、5・・・・・・出力電
流増幅フリップフロップ回路、Jt〜J0・・・・・・
MOSト?ンジスタ(エンハンスメン)’J)s N*
〜Ns・・・・・・18点−Not 。 N11l t N(1! # Not・・・・・・節点
信号、φ□、φ□・・・・・・第1の活性化信号、φ1
.φヨ・・・・・・第2の活性化信号、vTM・・・・
・・外部入力電圧、vref・・・・・・基準電圧。 争1回 Ml、罵:姉4ち号 ψit : ’4tの箔十主化1把う侶ff/、に
: と方イ屯号 v−3劃 Nap、 No2 ’姉幻l り〜t:*r彰占、)士イヒ池う ’hz ’ 12n5G、)主うヒ1乙3ψP2
: 7°リデヤーシ゛4に9e22.p西−とガイm
si 先: ラップ4F=3 手続補正書(自1E) 1、事件の表示 昭和60年特許願第148639号2
、発明の名称 入力インバータ回路 3、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 (423) 日本電気株式会社 代表者 関本忠弘 4、代理人 〒I08東京都港区芝五丁目37番8号住友三田ビル (連絡先 日本電気株式会社 特許部)5、補正の対象 (1)図面 6、補正の内容 (1)第4図を別紙の通り補正する。
Claims (1)
- 活性化信号の入力によ、外部入力電圧と基準電圧とを比
較増幅するフリップフロップ回路および出力電流増幅回
路を有する入力インバータ回路において、前記外部入力
電圧をゲートに入力し所定の電位にソースを接続する第
1のトランジスタと、一端を前記第1のトランジスタの
ドレインに他端を前記フリップフロップ回路にそれぞれ
接続し前記フリップフロップ回路の信号により制御され
る第1のゲートと、前記基準電圧をゲートに入力し所定
の電位にソースを接続する第2のトランジスタと、一端
を前記第2のトランジスタのドレインに他端を前記フリ
ップフロップ回路にそれぞれ接続し前記フリップフロッ
プ回路の信号により制御される第2のゲートとを備える
ことを特徴とする入力インバータ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60148639A JPS628614A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
US06/882,563 US4785206A (en) | 1985-07-05 | 1986-07-07 | Signal input circuit utilizing flip-flop circuit |
US07/201,987 US4952826A (en) | 1985-07-05 | 1988-06-03 | Signal input circuit utilizing flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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