KR100419015B1 - 전류 센스 증폭기 - Google Patents
전류 센스 증폭기 Download PDFInfo
- Publication number
- KR100419015B1 KR100419015B1 KR10-2002-0014814A KR20020014814A KR100419015B1 KR 100419015 B1 KR100419015 B1 KR 100419015B1 KR 20020014814 A KR20020014814 A KR 20020014814A KR 100419015 B1 KR100419015 B1 KR 100419015B1
- Authority
- KR
- South Korea
- Prior art keywords
- output signal
- node
- voltage
- signal generating
- pair
- Prior art date
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 10
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 전류 센스 증폭기를 공개한다. 그 회로는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 출력신호 발생노드쌍과 중간노드사이에 연결되고, 바이어스 전압에 응답하여 출력신호 발생노드쌍과 중간노드사이에 일정 전류를 흐르게 하는 정전류 회로, 출력신호 발생노드쌍과 중간 노드사이에 연결되고 출력신호 발생노드쌍의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생회로, 전원전압과 출력신호 발생노드쌍 각각의 사이에 연결되고 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생회로, 입력신호 라인쌍 각각과 출력신호 발생노드쌍 각각의 사이에 연결되고 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생회로, 입력신호 라인쌍과 중간 노드사이에 연결되고, 출력신호 발생노드의 전압에 따라 트리거 전압이 변화되며, 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭회로, 및 입력신호 라인쌍과 중간 노드사이에 연결되고, 반전 출력신호 발생노드의 전압에 따라 트리거 전압이 변화되며, 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭회로로 구성되어 있다. 따라서, 저전원전압에서도 안정적으로 동작을 수행할 수 있다.
Description
본 발명은 전류 센스 증폭기에 관한 것으로, 특히 저전원전압에서 안정적으로 동작할 수 있는 전류 센스 증폭기에 관한 것이다.
전류 센스 증폭기는 입력신호 라인쌍의 작은 전류 차를 감지하여 출력신호쌍을 발생하기 때문에 전압 센스 증폭기에 비해서 동작 속도가 빠르다는 장점이 있다.
따라서, 고속의 반도체 메모리 장치에서는 데이터 입출력 라인쌍에 전압 센스 증폭기를 사용하지 않고 전류 센스 증폭기를 사용한다.
그런데, 종래의 전류 센스 증폭기는 전원전압의 레벨이 일정 레벨보다 높은 경우에는 정상적으로 동작하나, 일정 레벨보다 낮은 경우에는 정상적으로 동작하지 않는다는 문제점이 있었다.
도1은 종래의 전류 센스 증폭기의 회로도로서, PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되어 있다.
도1에 나타낸 전류 센스 증폭기는 입력신호 라인(INL)에 연결된 소스와 노드(n1)에 연결된 드레인과 노드(n2)에 연결된 게이트를 가진 PMOS트랜지스터(P1), 반전 입력신호 라인(INBL)에 연결된 소스와 노드(n2)에 연결된 드레인과 노드(n1)에 연결된 게이트를 가진 PMOS트랜지스터(P2), 노드(n1)에 연결된 게이트와 드레인과 노드(n3)에 연결된 소스를 가진 NMOS트랜지스터(N1), 노드(n2)에 공통 연결된 게이트와 드레인, 및 노드(n3)에 연결된 소스를 가진 NMOS트랜지스터(N2), 및 노드(n3)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N3)로 구성되고, 노드(n1)를 통하여 전류 센스 증폭기 출력신호(CSA)를 발생하고, 노드(n2)를 통하여 반전 전류 센스 증폭기 출력신호(CSAB)를 발생한다.
도1에 나타낸 전류 센스 증폭기의 동작을 설명하면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i1)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i2)보다 큰 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되면, NMOS트랜지스터(N3)가 온되어노드(n3)가 접지전압 레벨로 된다. 노드들(n1, n2) 각각과 노드(n3)사이의 전압 차가 NMOS트랜지스터들(N1, N2) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(n1, n2) 각각 사이의 전압 차가 PMOS트랜지스터들(P1, P2) 각각 문턱전압보다 크면 PMOS트랜지스터들(P1, P2)가 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS트랜지스터들(P1, P2) 각각을 통하여 NMOS트랜지스터들(N1, N2) 각각으로 흐르게 된다. 이때, NMOS트랜지스터들(N1, N2)의 저항이 동일하므로 노드(n1)의 전압이 노드(n2)의 전압보다 크게 된다. 그러면, PMOS트랜지스터(P2)의 저항이 PMOS트랜지스터(P1)의 저항보다 커지게 되고, 이에 따라, 노드들(n1, n2)사이에 작은 전압 차가 발생하게 된다. 즉, 노드(n1)의 전압이 노드(n2)의 전압보다 큰 레벨이 된다. 이때, 노드들(n1, n2)사이의 전압 차는 아주 작다.
반면에, "하이"레벨의 인에이블 신호(EN)가 인가되고, 전류(i1)가 전류(i2)보다 작은 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되면, NMOS트랜지스터(N3)가 온되어 노드(n3)가 접지전압 레벨로 된다. 노드들(n1, n2) 각각과 노드(n3)사이의 전압 차가 NMOS트랜지스터들(N1, N2) 각각의 문턱전압보다 크고, 입력신호 라인쌍(INL, INLB) 각각과 노드들(n1, n2) 각각 사이의 전압 차가 PMOS트랜지스터들(P1, P2) 각각 문턱전압보다 크면 PMOS트랜지스터들(P1, P2)가 온된다. 따라서, 전류들(i1, i2) 각각은 PMOS트랜지스터들(P1, P2) 각각을 통하여 NMOS트랜지스터들(N1, N2) 각각으로 흐르게 된다. 이때, NMOS트랜지스터들(N1, N2)의 저항이 동일하므로 노드(n2)의 전압이 노드(n1)의 전압보다 크게 된다. 그러면, PMOS트랜지스터(P2)의저항이 PMOS트랜지스터(P1)의 저항보다 작아지게 되고, 이에 따라, 노드들(n1, n2)사이에 작은 전압 차가 발생하게 된다. 즉, 노드(n2)의 전압이 노드(n1)의 전압보다 큰 레벨이 된다. 이때, 노드들(n1, n2)사이의 전압 차는 아주 작다.
즉, 도1에 나타낸 바와 같은 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 아주 작은 전류 차를 감지하여 작은 전압 차를 가지는 전류 센스 증폭기 출력신호쌍(CSA, CSAB)을 발생한다.
도1에 나타낸 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 적어도 PMOS트랜지스터(P1)의 문턱전압과 NMOS트랜지스터(N2)의 문턱전압을 합친 값보다 크고, PMOS트랜지스터(P2)의 문턱전압과 NMOS트랜지스터(N1)의 문턱전압을 합친 값보다 커야만 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)이 온되어 정상적인 동작을 수행할 수 있다.
만일, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압이 0.8V라고 하면, 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 1.6V보다 큰 전압이어야만 정상적으로 동작할 수 있다.
따라서, 도1에 나타낸 종래의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 1.6V보다 낮은 전압인 경우에는 정상적인 동작을 수행할 수 없다는 문제점이 있었다.
또한, 도1에 나타낸 전류 센스 증폭기가 저전원전압으로 동작하는 반도체 메모리 장치에 적용되는 경우에 정상적인 동작을 수행할 수 없다는 문제점을 가지고 있다.
반도체 메모리 장치의 전원전압이 낮아짐에 따라 입력신호 라인쌍(INL, INLB)의 전압이 낮아지게 되는데, 이때, 전류 센스 증폭기를 구성하는 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압이 낮아지면 동작상에 문제가 발생하지 않는다. 그러나, 반도체 메모리 장치의 전원전압이 낮아지더라도 PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 문턱전압을 낮추는데는 한계가 있다. 따라서, 전류 센스 증폭기가 정상적인 동작을 수행할 수 없게 된다.
이에 따라, 종래의 반도체 메모리 장치의 입력신호 라인쌍에 사용되는 전류 센스 증폭기 또한, 반도체 메모리 장치의 전원전압의 레벨이 낮아짐에 따라 정상적인 동작을 수행할 수 없다는 문제점이 있었다.
본 발명의 목적은 입력신호 라인쌍의 전압 레벨이 낮은 경우에도 정상적으로 동작할 수 있는 전류 센스 증폭기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제1실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 및 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제2실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제3실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제4실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단, 및 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전류 센스 증폭기의 제5실시예는 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로, 상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단, 전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단, 상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단, 상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭수단, 및 상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 반전 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭수단을 구비하는 것을 특징으로 한다.
도1은 종래의 전류 센스 증폭기의 회로도이다.
도2는 본 발명의 전류 센스 증폭기의 제1실시예의 회로도이다.
도3은 본 발명의 전류 센스 증폭기의 제2실시예의 회로도이다.
도4는 본 발명의 전류 센스 증폭기의 제3실시예의 회로도이다.
도5는 본 발명의 전류 센스 증폭기의 제4실시예의 회로도이다.
도6은 본 발명의 전류 센스 증폭기의 제5실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 전류 센스 증폭기를 설명하면 다음과 같다.
도2는 본 발명의 전류 센스 증폭기의 제1실시예의 회로도로서, PMOS트랜지스터들(P3, P4, P5, P6), 및 NMOS트랜지스터들(N4, N5, N6)로 구성되어 있다.
도2에 나타낸 전류 센스 증폭기는 입력신호 라인(INL)에 연결된 소스와 노드(n4)에 연결된 드레인과 노드(n5)에 연결된 게이트를 가진 PMOS트랜지스터(P3), 반전 입력신호 라인(INLB)에 연결된 소스와 노드(n5)에 연결된 드레인과 노드(n4)에 연결된 게이트를 가진 PMOS트랜지스터(P4), 전원전압(VDD)이 인가되는 소스와 노드(n4)에 연결된 게이트와 드레인을 가진PMOS트랜지스터(P5), 전원전압(VDD)이 인가되는 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P6), 노드(n4)에 연결된 드레인과 바이어스 전압(Vb)이 인가되는 게이트와 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N4), 노드(n5)에 연결된 드레인과 바이어스 전압(Vb)이 인가되는 게이트와 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N5), 및 노드(n6)에 연결된 드레인과 인에이블 신호(EN)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N6)로 구성되어 있다.
도2에서, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류들 각각을 i3, i4로, PMOS트랜지스터들(P5, P6) 각각을 통하여 흐르는 전류들 각각을 i5, i6으로, NMOS트랜지스터들(N4, N5) 각각을 통하여 흐르는 전류들 각각을 i7, i8로 각각 나타내었다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i3)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i4)보다 큰 경우의 동작을 살펴보면 다음과 같다.
"하이"레벨의 인에이블 신호(EN)에 응답하여 NMOS트랜지스터(N6)가 온되면 노드(n6)가 접지전압 레벨로 된다. PMOS트랜지스터들(P3, P4) 각각은 입력신호 라인쌍(INL, INLB) 각각과 노드들(n5, n4) 각각의 전압 차가 PMOS트랜지스터들(P3, P4) 각각의 문턱전압 이상이 되면 온된다. PMOS트랜지스터들(P5, P6) 각각은 전원전압(VDD)과 노드들(n4, n5) 각각의 전압이 PMOS트랜지스터들(P5, P6) 각각의 문턱전압 이상이 되면 온된다. 그리고, NMOS트랜지스터들(N4, N5) 각각은 노드들(n4, n5) 각각과 노드(n6)의 전압 차가 소정 전압(예를 들면, 0.2V 내지 0.3V)이상이 되면 온되어 포화 영역에서 동작하게 된다. NMOS트랜지스터들(N4, N5)은 크기가 동일한 경우에 각각을 통하여 흐르는 전류들(i7, i8)은 동일하게 된다. 따라서, PMOS트랜지스터들(P3, P4) 각각은 입력신호 라인쌍(INL, INLB) 각각의 전압이 1.0V 내지 1.1V이상이면 온되고, 전류들(i3, i4) 각각이 PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르게 된다.
NMOS트랜지스터들(N4, N5)을 통하여 흐르는 전류들(i7, i8) 각각이 동일하고, PMOS트랜지스터(P3)를 통하여 흐르는 전류(i3)가 PMOS트랜지스터(P4)를 통하여 흐르는 전류(i4)보다 크므로, PMOS트랜지스터(P5)를 통하여 흐르는 전류(i5)가 PMOS트랜지스터(P6)를 통하여 흐르는 전류(i6)보다 커지게 된다. 노드들(n4, n5) 각각의 전압은 전류들(i5, i6) 각각과 PMOS트랜지스터들(P5, P6) 각각의 저항 값을 곱한 값이다. 즉, 노드(n4)의 전압이 노드(n5)의 전압보다 커지게 된다. 그러면, PMOS트랜지스터(P3)가 PMOS트랜지스터(P4)보다 많은 전류(i3)를 흐르게 하고, 이에 따라, 노드들(n4, n5)사이의 전압 차가 더 커지게 된다. 이와같은 동작은 노드들(n4, n5)사이의 전압 차가 일정한 전압 차에 도달하게 되면 멈추게 된다.
반면에, "하이"레벨의 인에이블 신호(EN)가 인가되고, 입력신호 라인(INL)으로 흐르는 전류(i3)가 반전 입력신호 라인(INLB)으로 흐르는 전류(i4)보다 작은 경우에도 마찬가지 방법으로 동작을 수행하게 된다. 즉, 노드(n5)의 전압이 노드(n4)의 전압보다 더 커지게 되고, 이러한 동작은 노드들(n4, n5)사이의 전압 차가 일정한 전압 차에 도달하게 되면 멈추게 된다.
도2에 나타낸 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 PMOS트랜지스터들(P3, P4) 각각의 문턱전압과 NMOS트랜지스터들(N4, N5) 각각의 드레인과 소스사이의 전압을 합친 전압이상이 되면 정상적인 동작을 수행할 수 있다. 만일, PMOS트랜지스터들(P3, P4) 각각의 문턱전압이 0.8V이고, NMOS트랜지스터들(N4, N5) 각각의 드레인과 소스사이의 전압이 0.2V 내지 0.3V라고 하면, 입력신호 라인쌍(INL, INLB)의 전압이 1.0V 내지 1.1V이상이 되면 정상적인 동작을 수행할 수 있다.
따라서, 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압이 종래의 전류 센스 증폭기의 입력신호 라인쌍(INL, INLB)의 전압보다 낮아지는 경우에도 정상적인 동작을 수행할 수 있게 된다.
도3은 본 발명의 전류 센스 증폭기의 제2실시예의 회로도로서, 도1에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P7, P8)을 추가하여 구성되어 있다.
도3에 나타낸 전류 센스 증폭기는 도1에 나타낸 전류 센스 증폭기의 구성에 입력신호 라인(INL)에 연결된 소스와 노드(n4)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P7), 및 반전 입력신호 라인(INLB)에 연결된 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P8)를 추가적으로 구비하여 구성되어 있다.
도3에서, 전류들(i3, i4), 및 전류들(i7, i8)은 도2에 나타낸 전류들과 동일하게 나타내었고, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류들 각각을i31, i32로 나타내고, PMOS트랜지스터들(P7, P8) 각각을 통하여 흐르는 전류들 각각을 i41, i42로 나타내었다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도3에 나타낸 회로의 동작은 도2에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도3에 나타낸 회로는 도2에 나타낸 회로와 달리, PMOS트랜지스터들(P7, P8) 각각의 소스가 전원전압(VDD) 레벨보다 낮은 레벨을 가지는 입력신호 라인쌍(INL, INLB) 각각에 연결되어 있기 때문에, 노드들(n4, n5)의 전압 레벨이 도2에 나타낸 회로에 비해서 낮아지게 된다. 따라서, 도2에 나타낸 회로의 PMOS트랜지스터들(P3, P4)에 의해서 발생될 수 있는 노드들(n4, n5)사이의 전압 차보다 도3에 나타낸 회로의 노드들(n4, n5)사이의 전압 차가 더 커지게 된다.
결과적으로, 도3에 나타낸 전류 센스 증폭기는 도2에 나타낸 전류 센스 증폭기에 비해서 출력신호쌍(CSA, CSAB)의 전압 차가 더 커지게 된다.
즉, 도3에 나타낸 전류 센스 증폭기의 이득이 도2에 나타낸 전류 센스 증폭기의 이득에 비해 크다.
도3에 나타낸 전류 센스 증폭기 또한, 도2에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 정상적인 동작을 수행할 수 있다.
도4는 본 발명의 전류 센스 증폭기의 제3실시예의 회로도로서, 도3에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P5, P6)을 추가하여 구성되어 있다.
도4에 나타낸 전류 센스 증폭기는 도3에 나타낸 전류 센스 증폭기에 전원전압(VDD)이 인가되는 소스와 노드(n4)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P5), 및 전원전압(VDD)이 인가되는 소스와 노드(n5)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P6)를 추가하여 구성되어 있다.
즉, 도4에 나타낸 전류 센스 증폭기는 도3에 나타낸 전류 센스 증폭기에 도2에 나타낸 전류 센스 증폭기의 PMOS트랜지스터들(P5, P6)을 추가하여 구성되어 있다. 이때, PMOS트랜지스터들(P5, P6, P7, P8) 각각의 크기는 도2 및 도3에 나타낸 PMOS트랜지스터들(P5, P6, P7, P8)의 크기의 1/2이 되도록 설계한다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
도4에 나타낸 회로는 도2에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도4에 나타낸 회로는 노드들(n4, n5) 각각의 전압이 PMOS트랜지스터들(P5, P6)에 의해서 도2에 나타낸 회로의 노드들(n4, n5) 각각의 전압보다는 높아지도록 PMOS트랜지스터들(P7, P8)에 의해서 도3에 나타낸 회로의 노드들(n4, n5) 각각의 전압보다는 낮아지도록 한다. 따라서, PMOS트랜지스터들(P3, P4) 각각에 의해서 발생될 수 있는 노드들(n4, n5)사이의 전압 차가 도2에 나타낸 회로의 노드들(n4, n5)사이의 전압 차보다는 작고, 도3에 나타낸 회로의 노드들(n4, n5)사이의 전압 차보다는 크다.
결과적으로, 도4에 나타낸 본 발명의 전류 센스 증폭기로부터 출력되는 출력신호쌍(CSA, CSAB)사이의 전압 차는 도2에 나타낸 본 발명의 전류 센스 증폭기의 출력신호쌍(CSA, CSAB)사이의 전압 차보다 작고, 도3에 나타낸 본 발명의 전류 센스 증폭기의 출력신호쌍(CSA, CSAB)사이의 전압 차보다 크다.
따라서, 도4에 나타낸 전류 센스 증폭기의 이득은 도2에 나타낸 전류 센스 증폭기의 이득에 비해서 크고 도3에 나타낸 전류 센스 증폭기의 이득에 비해서 작다.
도4에 나타낸 전류 센스 증폭기는 도2 및 도3에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 안정적인 동작을 수행할 수 있다.
도5는 본 발명의 전류 센스 증폭기의 제4실시예의 회로도로서, 도4에 나타낸 전류 센스 증폭기에 NMOS트랜지스터들(N7, N8)을 추가하여 구성되어 있다.
도5에서, 노드(n4)에 연결된 드레인과 게이트 및 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N7), 및 노드(n5)에 연결된 드레인과 게이트 및 노드(n6)에 연결된 소스를 가진 NMOS트랜지스터(N8)를 추가하여 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
도5에 나타낸 회로는 도4에 나타낸 회로와 동일한 동작을 수행한다. 단지, 도5에 나타낸 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)의 전압 레벨이 높은 경우에는 NMOS트랜지스터들(N7, N8)이 온되어 바이어스 전압(Vb) 및 공정 변화에 의한 전류들(i7, i8)의 변화를 상쇄시키고, 입력신호 라인쌍(INL, INLB)의 전압 레벨이 낮은 경우에는 NMOS트랜지스터들(N7, N8)이 오프되어 도4에 나타낸 회로와 동일한 동작을 수행한다.
도5에 나타낸 전류 센스 증폭기 또한 도2 내지 도4에 나타낸 전류 센스 증폭기와 마찬가지로 입력신호 라인쌍(INL, INLB)의 전압이 낮은 경우에 동작을 수행하게 된다.
도6은 본 발명의 전류 센스 증폭기의 제5실시예의 회로도로서, 도5에 나타낸 전류 센스 증폭기에 PMOS트랜지스터들(P9 ~ P14), 및 NMOS트랜지스터들(N9 ~ N12)을 추가하여 구성되어 있다.
도6에 나타낸 전류 센스 증폭기의 PMOS트랜지스터들(P9 ~ P11), 및 NMOS트랜지스터들(N9, N10)로 구성된 회로(10)는 PMOS트랜지스터들(P3, P7, P5), 및 NMOS트랜지스터들(N4, N7)과 동일하게 구성되나, PMOS트랜지스터들(P9 ~ P11), 및 NMOS트랜지스터들(N9, N10)의 크기에 비해서 소정 배수로 작게 구성되어 있다. 그리고, PMOS트랜지스터들(P12 ~ P14), 및 NMOS트랜지스터들(N11, N12)로 구성된 회로(20)는 PMOS트랜지스터들(P4, P8, P6), 및 NMOS트랜지스터들(N5, N8)과 동일하게 구성되나, PMOS트랜지스터들(P4, P8, P6), 및 NMOS트랜지스터들(N5, N8)의 크기에 비해서 소정 배수로 작게 구성되어 있다. 회로(10)의 PMOS트랜지스터(P9)의 소스는 입력신호 라인(INL)에 연결되고, PMOS트랜지스터(P10)의 소스는 반전 입력신호 라인(INLB)에 연결되고, 회로(20)의 PMOS트랜지스터(P12)의 소스는 반전 입력신호 라인(INLB)에 연결되고, PMOS트랜지스터(P13)의 소스는 입력신호 라인(INL)에 연결되어 구성되어 있다.
도6에서, 전류들(i3, i4, i5, i6, i7, i8) 각각은 도5에 나타낸 전류들과 동일하게 나타내었고, 회로(10)의 PMOS트랜지스터들(P9, P10)로 인가되는 전류들 각각을 α로, 회로(20)의 PMOS트랜지스터들(P12, P13)로 인가되는 전류들 각각을 β로 나타내었다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류 센스 증폭기로 인가되는 전류들 각각은 i3-α-β, i4-α-β가 되고, PMOS트랜지스터들(P3, P4) 각각을 통하여 흐르는 전류는 i31-α-β, i4α-β가 되고, PMOS트랜지스터들(P7, P8) 각각을 통하여 흐르는 전류는 i41-α-β, i42-α-β가 된다. 따라서, 전류 센스 증폭기로 인가되는 전류들 i3-α-β, i4-α-β의 차 전류는 i3-i4로서 동일하다.
따라서, 본 발명의 전류 센스 증폭기는 입력신호 라인쌍(INL, INLB)을 통하여 입력되는 전류 차가 동일하므로 도5에 나타낸 전류 센스 증폭기로부터 출력되는 출력신호쌍(CSA, CSAB)의 전압 레벨과 동일하다.
회로(10)는 출력신호(CSA)가 발생되면, PMOS트랜지스터들(P9, P10, P11) 및 NMOS트랜지스터들(N9, N10)로 구성된 인버터가 동작하여 출력신호(CSA)의 전압 레벨을 반전하고 증폭하여 출력신호(DIFB)를 발생한다. 마찬가지로, 회로(20)는 반전 출력신호(CSAB)가 발생되면, PMOS트랜지스터들(P12, P13, P14) 및 NMOS트랜지스터들(N11, N12)로 구성된 인버터가 동작하여 반전 출력신호(CSAB)의 전압 레벨을 반전하고 증폭하여 출력신호(DIF)를 발생한다.
이때, PMOS트랜지스터들(P9, P10) 각각의 소스가 입력신호 라인쌍(INL, INLB)에 각각 연결되어 있으므로, 출력신호(CSA)의 전압 레벨의 변화에 따라 PMOS트랜지스터들(P9, P10, P11)과 NMOS트랜지스터들(N9, N10)로 구성된 회로(10)의 트리거 전압이 변화되어 출력신호(CSA)를 반전하고 증폭하여 출력신호(DIF)를 발생한다.
마찬가지로, PMOS트랜지스터들(P12, P13) 각각의 소스가 입력신호 라인쌍(INLB, INL)에 각각 연결되어 있으므로, 반전 출력신호(CSAB)의 전압 레벨의 변화에 따라 PMOS트랜지스터들(P12, P13, P14)과 NMOS트랜지스터들(N11, N12)로 구성된 회로(20)의 트리거 전압이 변화되어 반전 출력신호(CSAB)를 반전하고 증폭하여 반전 출력신호(DIFB)를 발생한다.
따라서, 도6에 나타낸 전류 센스 증폭기는 전류 센스 증폭기의 출력신호쌍을 증폭하기 위한 회로들(10, 20)이 구성되어 출력신호쌍(CSA, CSAB)의 전압 레벨을 증폭하므로 전압 센스 증폭기를 별도로 구성하지 않아도 된다.
본 발명의 전류 센스 증폭기는 종래의 전류 센스 증폭기보다 낮은 전원전압에서 안정적으로 동작하는 것이 가능하며, 이에 따라 안정적으로 동작할 수 있는 전원전압의 범위가 종래의 전류 센스 증폭기에 비해서 넓다.
상술한 실시예의 전류 센스 증폭기를 반도체 메모리 장치의 데이터 입출력 라인쌍에 적용하게 되면, 반도체 메모리 장치의 동작 전원전압의 레벨이 낮아지는 경우에도 전류 센스 증폭기가 데이터 입출력 라인쌍의 전류 차를 감지하여 정확한 출력신호를 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 전류 센스 증폭기는 저전원전압에서 입력신호 라인쌍의 전류 차를 감지하여 안정적인 출력신호쌍을 발생할 수 있다.
따라서, 본 발명의 전류 센스 증폭기를 반도체 메모리 장치에 적용함으로써 저전원전압에서 동작하는 반도체 메모리 장치의 신뢰성이 개선될 수 있다.
Claims (27)
- 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;상기 출력신호 발생노드쌍과 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로; 및전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제1항에 있어서, 상기 전류 센스 증폭기는상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
- 제1항에 있어서, 상기 전류 센스 증폭기는인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제1항에 있어서, 상기 전압 발생수단은전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로; 및상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제5항에 있어서, 상기 전류 센스 증폭기는상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
- 제5항에 있어서, 상기 전류 센스 증폭기는인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제5항에 있어서, 상기 전압 발생수단은상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단; 및상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제9항에 있어서, 상기 전류 센스 증폭기는상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
- 제9항에 있어서, 상기 전류 센스 증폭기는인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제9항에 있어서, 상기 제1전압 발생수단은전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제9항에 있어서, 상기 제2전압 발생수단은상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단;전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단; 및상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제14항에 있어서, 상기 전류 센스 증폭기는상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
- 제14항에 있어서, 상기 전류 센스 증폭기는인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제14항에 있어서, 상기 제1전압 발생수단은전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제14항에 있어서, 상기 제2전압 발생수단은상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제14항에 있어서, 상기 제3전압 발생수단은상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제1NMOS트랜지스터; 및상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 입력신호 라인쌍과 출력신호 발생노드쌍사이에 연결되어 출력신호 발생노드쌍사이의 전압 차를 증폭하는 크로스 커플드 트랜지스터쌍;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 바이어스 전압에 응답하여 상기 출력신호 발생노드쌍으로부터 상기 중간 노드로 일정 전류를 흐르게 하는 정전류 회로;상기 출력신호 발생노드쌍과 상기 중간 노드사이에 연결되고 상기 출력신호 발생노드쌍의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제1전압 발생수단;전원전압과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제2전압 발생수단;상기 입력신호 라인쌍 각각과 상기 출력신호 발생노드쌍 각각의 사이에 연결되고 상기 출력신호 발생노드쌍 각각의 전압에 응답하여 온되어 상기 출력신호 발생노드쌍사이에 전압 차를 발생하는 제3전압 발생수단;상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 출력신호 발생노드의 신호에 따라 트리거 전압이 변화되며, 상기 출력신호 발생노드의 신호를 증폭하는 제1전압 증폭수단; 및상기 입력신호 라인쌍과 상기 중간 노드사이에 연결되고, 상기 반전 출력신호 발생노드의 신호에 따라 상기 트리거 전압이 변화되며, 상기 반전 출력신호 발생노드의 신호를 증폭하는 제2전압 증폭수단을 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 전류 센스 증폭기는상기 중간 노드로 접지전압이 인가되는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 전류 센스 증폭기는인에이블 신호에 응답하여 상기 중간 노드로 접지전압을 전송하는 인에이블 회로를 더 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 제1전압 발생수단은전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터; 및전원전압에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 제2전압 발생수단은상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제3PMOS트랜지스터; 및상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인을 가진 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 제3전압 발생수단은상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제1NMOS트랜지스터; 및상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 드레인 및 상기 중간 노드에 연결된 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 제1전압 증폭수단은상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드에 연결된 게이트를 가진 제5PMOS트랜지스터;상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스를 가진 제3NMOS트랜지스터;상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제5PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제6PMOS트랜지스터;전원전압이 인가되는 소스와 상기 출력신호 발생노드쌍중 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제6PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제7PMOS트랜지스터; 및상기 제3NMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스와 바이어스 전압이 인가되는 게이트를 가진 제4NMOS트랜지스터를 구비하고,상기 제5, 제6, 및 제7PMOS트랜지스터들 각각의 크기가 상기 크로스 커플드 트랜지스터쌍에 구비된 트랜지스터, 상기 제2전압 발생수단에 구비된 트랜지스터, 및 상기 제1전압 발생수단에 구비된 트랜지스터의 크기보다 각각 작고, 상기 제3, 및 제4NMOS트랜지스터들 각각의 크기가 상기 정전류 회로에 구비된 트랜지스터, 및 상기 제1전압 증폭수단에 구비된 트랜지스터의 크기보다 소정 배수 작은 것을 특징으로 하는 전류 센스 증폭기.
- 제20항에 있어서, 상기 제2전압 증폭수단은상기 입력신호 라인쌍중 반전 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트를 가진 제8PMOS트랜지스터;상기 출력신호 발생노드쌍중 반전 출력신호 발생노드에 연결된 게이트와 상기 제8PMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스를 가진 제5NMOS트랜지스터;상기 입력신호 라인쌍중 입력신호 라인에 연결된 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제8PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제9PMOS트랜지스터;전원전압이 인가되는 소스와 상기 출력신호 발생노드쌍중 반전 출력신호 발생노드의 신호가 인가되는 게이트와 상기 제9PMOS트랜지스터의 드레인에 연결된 드레인을 가진 제10PMOS트랜지스터; 및상기 제5NMOS트랜지스터의 드레인에 연결된 드레인과 상기 중간 노드에 연결된 소스와 바이어스 전압이 인가되는 게이트를 가진 제6NMOS트랜지스터를 구비하고,상기 제8, 제9, 및 제10PMOS트랜지스터들 각각의 크기가 상기 크로스 커플드 트랜지스터쌍에 구비된 트랜지스터, 상기 제2전압 발생수단에 구비된 트랜지스터, 및 상기 제1전압 발생수단에 구비된 트랜지스터의 크기보다 각각 작고, 상기 제5, 및 제6NMOS트랜지스터들 각각의 크기가 상기 정전류 회로에 구비된 트랜지스터, 및 상기 제1전압 증폭수단에 구비된 트랜지스터의 크기보다 소정 배수 작은 것을 특징으로 하는 전류 센스 증폭기.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0014814A KR100419015B1 (ko) | 2002-03-19 | 2002-03-19 | 전류 센스 증폭기 |
US10/377,656 US6836155B2 (en) | 2002-03-19 | 2003-03-04 | Current sense amplifier |
JP2003074158A JP4167098B2 (ja) | 2002-03-19 | 2003-03-18 | 電流センス増幅器 |
US10/989,274 US7262638B2 (en) | 2002-03-19 | 2004-11-17 | Current sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0014814A KR100419015B1 (ko) | 2002-03-19 | 2002-03-19 | 전류 센스 증폭기 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030075543A KR20030075543A (ko) | 2003-09-26 |
KR100419015B1 true KR100419015B1 (ko) | 2004-02-14 |
Family
ID=28036114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0014814A KR100419015B1 (ko) | 2002-03-19 | 2002-03-19 | 전류 센스 증폭기 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6836155B2 (ko) |
JP (1) | JP4167098B2 (ko) |
KR (1) | KR100419015B1 (ko) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100419015B1 (ko) * | 2002-03-19 | 2004-02-14 | 삼성전자주식회사 | 전류 센스 증폭기 |
US20060250162A1 (en) * | 2005-04-18 | 2006-11-09 | Samsung Electronics Co., Ltd. | Signal amplification circuit for high-speed operation and semiconductor memory device having the same |
US7956641B1 (en) * | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
US7327130B1 (en) | 2006-06-21 | 2008-02-05 | Zilker Labs, Inc. | Current sense method |
US7583107B2 (en) * | 2006-09-27 | 2009-09-01 | Atmel Corporation | Sense amplifier circuit for low voltage applications |
US20080148535A1 (en) * | 2006-12-23 | 2008-06-26 | Hope Global, Division Of Nfa Corp. | Clip for joining tubular members to substrates |
US8289796B2 (en) | 2010-01-26 | 2012-10-16 | Micron Technology, Inc. | Sense amplifier having loop gain control |
US8705304B2 (en) | 2010-03-26 | 2014-04-22 | Micron Technology, Inc. | Current mode sense amplifier with passive load |
US8283950B2 (en) | 2010-08-11 | 2012-10-09 | Micron Technology, Inc. | Delay lines, amplifier systems, transconductance compensating systems and methods of compensating |
US8810281B2 (en) | 2011-07-26 | 2014-08-19 | Micron Technology, Inc. | Sense amplifiers including bias circuits |
CN116168736B (zh) * | 2023-04-18 | 2023-06-23 | 安徽大学 | 基于上交叉耦合的自适应关断型sram灵敏放大器电路、模块 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
JP3813400B2 (ja) * | 1999-11-29 | 2006-08-23 | 富士通株式会社 | 半導体記憶装置 |
KR100370240B1 (ko) * | 2000-10-31 | 2003-02-05 | 삼성전자 주식회사 | 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로 |
KR100419015B1 (ko) * | 2002-03-19 | 2004-02-14 | 삼성전자주식회사 | 전류 센스 증폭기 |
-
2002
- 2002-03-19 KR KR10-2002-0014814A patent/KR100419015B1/ko not_active IP Right Cessation
-
2003
- 2003-03-04 US US10/377,656 patent/US6836155B2/en not_active Expired - Fee Related
- 2003-03-18 JP JP2003074158A patent/JP4167098B2/ja not_active Expired - Fee Related
-
2004
- 2004-11-17 US US10/989,274 patent/US7262638B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004032689A (ja) | 2004-01-29 |
US7262638B2 (en) | 2007-08-28 |
US6836155B2 (en) | 2004-12-28 |
US20030179015A1 (en) | 2003-09-25 |
KR20030075543A (ko) | 2003-09-26 |
US20050062504A1 (en) | 2005-03-24 |
JP4167098B2 (ja) | 2008-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6483353B2 (en) | Current sense amplifier circuits containing latches for improving stability and amplification in semiconductor devices | |
KR100419015B1 (ko) | 전류 센스 증폭기 | |
KR101286241B1 (ko) | 최대 전압 선택회로 | |
JP4070533B2 (ja) | 半導体集積回路装置 | |
JP2002288982A (ja) | メモリ装置の入出力ライン感知増幅器 | |
JP3172430B2 (ja) | 半導体メモリ装置の電流感知増幅回路 | |
US20050275463A1 (en) | Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels | |
KR100294519B1 (ko) | 반도체장치용입력초단회로 | |
US8081015B2 (en) | Differential amplifier with a feedback unit | |
US20070024367A1 (en) | Operational amplifier and constant-current generation circuit using the same | |
KR100299522B1 (ko) | 고속 센스 증폭기 | |
US5412607A (en) | Semiconductor memory device | |
US7071772B2 (en) | Differential amplifier | |
JP3628189B2 (ja) | 差動増幅回路 | |
JP2809932B2 (ja) | 入力バッファ回路 | |
KR100365426B1 (ko) | 고이득 저전류 센스 증폭기 | |
KR0185719B1 (ko) | 감지증폭기회로 | |
US20230014458A1 (en) | Local common mode feedback resistor-based amplifier with overshoot mitigation | |
KR100766383B1 (ko) | 반도체 메모리 장치의 증폭 회로 | |
KR100242469B1 (ko) | 고속 동작 교차 결합 증폭기 | |
KR100243336B1 (ko) | 차동 증폭기 | |
KR950003280B1 (ko) | 교차 결합 증폭기 | |
KR100221070B1 (ko) | 래치형 센스앰프회로 | |
KR20010056790A (ko) | 고감도 전류 미러형 센스 증폭기 | |
JPH05120887A (ja) | 差動増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |