JPS6276810A - スイツチトキヤパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はスィッチ１〜キヤパシタ回路に係り、特にモノ
リシックＩＣにおいて小面積で大きな容量比を実現でき
るスイッチ１へキャパシタ回路に関する。

〔発明の技術的背景とその問題点〕

スイッチトキャパシタ回路は、精密なフィルタやＡ／Ｄ
変換器、Ｄ／Ａ変換器等をモノリシックＩＣで実現でき
ることから、近年族（使われるようになってきた。スイ
ッチトキャパシタ回路を特にフィルタへ応用する場合に
は、周波数特性を決めるために回路の時定数を予め定め
られた値に設定しておくことが必要である。

スイッチトキャパシタ回路はキャパシタの充放電をスイ
ッチで制御し、その出力をスイッチトキャパシタ積分器
等の次段回路へ転送するという基本構成を有する。この
場合、スイッチトキャパシタ回路とスイッチトキャパシ
タ積分器とで構成されるフィルタの時定数は、スイッヂ
トキャパシタ回路におけるキャパシタと積分器における
キャパシタの容量値の比（以下、容量比という）と、ス
イッチの開閉周期との積で決まる。従って、スイッチの
開閉周期に比べてフィルタの遮断周波数の逆数（１／ｆ
ｃ　）が大きい場合や、フィルタのＱ値が大きい場合に
は、この容ｌ仕が非常に大きくなることがある。

一方、製造−トの制約により、モノリシックＩＣにおい
てチップ上のキャパシタを用いて実現できる容量比の精
度はキャパシタの値が小さいほど悪く、ある容量比に対
して所定の精度を維持しようとすると、使用できるキャ
パシタの容量値の最小１１！（以下、この最小値のキャ
パシタを単位キャパシタという）が製造技術等に応じて
決まってしまう。従って、ある容量比を実現したい場合
は、最も容量値の小さいキャパシタを単位キャパシタと
し、そのキャパシタと比を構成するキャパシタをその単
位キャパシタの容量値を容量比倍した値とすることにな
る。このような事情のため、従来は容量比の大きいスイ
ッチトキャパシタ回路を実現しようとすると、キャパシ
タの容量値の総和（以下、総容量値という）が過大とな
ってＩＣチップ上の占有面積が増大し、経済的に、また
製造上も好ましくない結果をもたらしていた。

この問題を解決するため、文献：昭和５６年度電子通信
学会情報・システム部門全国人会講演予稿集８１−５　
ｒＳＣＦにおける等価変換の一手法Ｊに記載されている
ように、３個のキャパシタを梯子型に接続することによ
って等測的に容量比を増大する手法が提案されている。

すなわら、第８図に示すようにスイッチ２ａ、２ｄをオ
ン、スイッチ２Ｃ，２ｂをオフとして梯子型キャパシタ
回路網における３個のキャパシタ３８〜３Ｃ（容量値を
Ｃａ−ＣＣとする）に充電を行なった後、スイッチ２ａ
、　２ｄをオフ、スイッチ２ｂ、２Ｇ。

２ｅをオンどしてキャパシタ３ａ、３ｃの両端を短絡し
、キャパシタ３ｂの電荷のみを次段回路（例えばスイッ
チトキャパシタ積分器）へ転送するのである。このよう
にすると、容量比はスイッチトキャパシタ回路における
キャパシタが１飼のみの場合の容量比のＣａ　／　（Ｃ
ａ　＋Ｃｂ　＋ｃｃ　）倍となり、同じ容量比を得るの
に必要な総容量値は大幅に減少する。

ところで、スイッチ２８〜２ｅは第９図に示す如＜ＭＯ
，Ｓ　　ＦＥＴで構成するのが一般的であるが、ＭＯ８
ＦＥＴはゲートＧ、ドレインＤ、ソースＳ、バックゲー
トＢ（基板）の各電極間に寄生容１ｃｇｄ、　Ｃａｓ、
　Ｃｄｂ、　ｃｓｂを持ち、コレラがスイッチトキャパ
シタ回路に種々の悪影響を与えるという問題がある。第
１に、これらの寄生容量は前記容量比の誤差要因となる
。第２に、ゲートＧに印加されるクロック信号が寄生容
ＩＣＯ３゜Ｃｇｄを通してスイッチトキャパシタ回路内
に漏れ込み、それがスイッチトキャパシタ積分器のよう
な次段回路においてスイッチトキャパシタ回路と同じ周
波数でサンプリングされた場合、折返しにより元々存在
しない直流分が発生し、種々の不都合を生ずる。第３に
、電源に重畳している雑音（スイッチトキャパシタ回路
の場合、スイッチを制御するためのクロック信号発生回
路が同一チッブ上に構成される関係上、電源がらの雑音
は非常に＾い周波数成分が含まれている）がバックゲー
トＢから寄生容Ｉ　Ｃｄｂ、　Ｃｓｂを通してスイッチ
トキャパシタ回路内に漏れ込み、この雑音が信号帯域外
の成分であっても、スイッチトキャパシタ回路内でサン
プリングされると折返し効果により信号帯域内の雑音成
分に変換されてしまい、Ｓ／Ｎを損ねる結果となる。

〔発明の目的〕

本発明は上記した従来の問題点に鑑みてなされたもので
、総容量値を大きくすることなく大きな容量比が得られ
、しかもＭＯ８ＦＥＴ等により構成されるスイッチの寄
生容量の影響が少ないスイッチトキャパシタ回路を提供
することを目的とする。

〔発明の概要〕 本発明はこの目的を達成するため、入力端子と固定電位
点間に直列に接続され、互いに逆相で開閉制御される第
１．第２のスイッチと、出力端子と固定電位点間に接続
され、互いに逆相で開閉制−〇− 御される第３．第４のス１′ツヂと、前記第１．第２の
スイッチの接続点と前記第３．第４のスイッチの接続点
との間に接続された少なくとも２個の直列キャパシタお
よびこれらキャパシタの接続点と固定電位点との間に接
続された少なくとも１個の並列キャパシタとを有する梯
子型キャパシタ回路網ど、このキャパシタ回路網におけ
る各キャパシタの共通接続点と固定電位点との闇に接続
された高抵抗素子とを備えたことを特徴する。

（発明の効果） 本弁明によれば、梯子型キャパシタ回路網で入力信号を
分圧した信号をスイッチトキャパシタ積分器等の次段回
路へ転送できるため、スイッチトキャバシタ回路内のキ
ャパシタが一つの場合に比べて総容量値を小さく抑えな
がら、容量比を等測的に大きくすることができる。

また、本発明に係るスィッチ１〜キヤパシタ回路におい
では、梯子型キャパシタ回路網をＴ−π変換して考える
ことかでき、それにより第１〜第４のスイッチの奇生容
量はスイッチトキャバシタ回路の動作上、実質的に無視
することが可能となる。

従って、寄生容量の影響による容量比の誤差や、奇生容
量を通してのクロック信号あるいは電源に重畳している
雑音の浪人といった問題が解決される。

さらに、本発明によれば梯子型キャパシタ回路網におけ
るキャパシタの共通接続点が高抵抗素子を通して固定電
位点に接続され−Ｃいることにより、該梯子型キャパシ
タ回路網がＴ−π変換可能な形態をなしているにもかか
わらず、キャパシタの絶縁破壊のおそれはない。また、
この高抵抗素子は固定電位点から見てキャパシタと共に
低域通過フィルタを構成するので、固定電位点に広帯域
にわたる雑音が含まれているような場合でも、その雑音
がスイッヂトキャパシタ回路に及ぼす影響は最小限に抑
えられるという利点を併せ持つ。

〔発明の実施例〕

第１図は本発明に係るスイッチ１〜キヤパシタ回路をス
イッチトキャパシタフィルタに適用した実施例を示すも
のである。第１図において、破線で囲んだ部分が本発明
に基づくスイッチ１へキャパシタ回路であり、入力端子
１と固定電位点（例えば接地点）どの間に直列に接続さ
れた第１．第２のスイッチ２ａ、２ｂと、出力端子４と
固定電位点（例えば接地点）との間に接続された第３．
第４のスイッチ１〜キャパシタ２ｃ、２ｄと、第１．第
２のスイッチ２ａ、２ｂの接続点と第３．第４のスイッ
チ２０．２ｄの接続点との間に接続された直列キャパシ
タ３ａ、３ｂと、直列キャパシタ３ａ、３ｂの接続点と
固定電位点（例えば接地点）との間に接続された並列キ
ャパシタ３ｃとを主体として構成されている。キャパシ
タ３ａ〜３ｂは、図のように梯子型（Ｔ型）キャパシタ
回路網を構成している。

ここで、第８図に示した従来回路で並列キャパシタ３Ｇ
に並列に接続されていたスイッチ２ｅは、第１図では除
去されている。そして、キャパシタ３ａ〜３Ｃの共通接
続点は高抵抗素子５を介して固定電位点゛（例えば正の
電源）６に接続されている。

スイッチ１キヤパシタ回路の出力端子４に得られる出力
は、演算増幅器７と積分用キャパシタ８とで構成される
スイッチトキャパシタ積分器を介してフィルタとしての
出力端子９に導かれる。

次に、このスイッチトキャパシタフィルタの動作を説明
する。スイッチ２８〜２ｄはそれぞれのブロック内に付
されたＩ！［！号φ、１で示されるクロック信号により
開閉制御される。すなわち、クロック信号φ、１は第２
図に示される如く王なる周期を持つ互いに逆相の信号で
あり、且つノンオーバーラツプ期間Ｔ′を有する。クロ
ック信号φが１１８　Ｉ＋、クロック信号１がＬ″の場
合、スイッチ２ａ、２ｄが閉じ、スイッチ２ｂ、２ｃが
開くので、入力信号電圧Ｖｉｎがキトパシタ３ａ、３ｃ
（それぞれの容量値をＣａ　、Ｃｃとする）によって分
圧され、この分圧された電圧によってキャパシタ３ｂ’
（容量値をｃｂとする）が充電される。

次に、クロック信号γが“Ｈ″、クロック信号φがＬ″
となって、スイッチ２ｂ、２ｃが閉じ、スイッチ２ａ、
２ｄが開くと、キャパシタ３ａの電荷が放電され、同時
にキャパシタ３ｂに充電されていた電荷が演算増幅器７
の動きにより積分用キャパシタ８へ転送される。

ところで、第１図中に示したスイツチトキャパシタ回路
における梯子型キャパシタ回路網は、第８図の従来回路
と異なりキャパシタ３Ｃにスイッチ２ｅが接続されてい
ないため、Ｔ−π変換によって第３図に示すキャパシタ
３Ｐ、３Ｑ、３Ｒからなるπ型キャパシタ回路網に等価
変換できる。

このとき、キャパシタ３Ｐ、３Ｑ、３Ｒの値をそれぞれ
ＣＰ、ＣＱ、ＣＲとすれば、次式の関係が成立つ。

すなわち、このキャパシタ回路網において入力端子１か
らの信号Ｖｉｎに基づく電荷の転送に寄与するキャパシ
タの容量値は、等測的にＧｏとなる。

従って、第１図のスイッチトキャパシタフィルタの伝達
関数Ｈ（Ｚ）は、 ａＣｂ Ｈ（ｚ）−り士毀土シー・−ぢヒ−・・・・・・（４）
Ｃｏｌ−Ｚ−’ となる。但し、Ｚ−６ｊｗＴ　　であり、ωは入力信号
ｖｔｎの角周波数、またＧｏは積分用キャパシタの容量
値である。ここでＣｃｉＧ、ｔ（２）式から明らかなよ
うに、実際に使用されているキャパシタの容量値Ｃａ　
、　Ｃｂ　、　ＣＣのどれよりも小さな値となるから、
容量比ＣＱ／ＣＯ（フィルタ係数）も大きな値にするこ
とができる。これによりモノリシックＩＣ化した場合、
占有チップ面積が少なくて済み、製造上および経済的に
も有利となる。

さらに、第３図から明らかな如く、新たに生じた寄生容
量３Ｐ、３Ｒは、ス、イツチ２ａ、２ｃが低インピーダ
ンス点あるいは仮想接地点に接続されている限り、電荷
転送動作において無視することができ、従ってこれらの
寄生容量が容量比Ｃｃｉ／Ｇｏに与える誤差も無視でき
る。何故なら、第１図においてスイツチトキャパシタ回
路を第３図に置換えて考えると、スイッチ２ａ、２ｄが
閉じ、スイッチ２ｂ、　２ｃが開いている第１の状態に
おいては、キャパシタ３Ｒは充電されることすらなく、
キャパシタ３Ｐ、３Ｑのみが入力信号Ｖｉｎの電圧まで
充電されるが、スイッチ２ａ。

２ｄが開き、スイッチ２ｂ、２Ｃが閉じている状態にお
いては、先に充電されたキャパシタ３Ｐが放電され、積
分用キャパシタ８へ転送される電荷は、第１の状態にお
いてキャパシタ３Ｑに充電されていた電荷のみとなるか
らである。

第８図に示した従来回路では、スイッチ２ｅの存在のた
め、このようなＴ−π変換ができず、スイッチ２ｅの寄
生容量の影響が残るという問題があったが、本発明に基
づく第１図の構成によればスイッチ２８〜２ｄの奇生容
認の影響がなくなるので、Ｓ／Ｈの劣化等を伴なわずに
、容量比を大きくすることができるのである。

一方、キャパシタ３Ｃに接続されていたスイッチ（第８
図の２ｅ）を除去すると、キャパシタ３８〜３Ｇの共通
接続点の電位が浮いてしまい、該共通接続点の電極配置
や、キャパシタを構成する誘電体等の問題でキャパシタ
３８〜３Ｇが絶縁破壊を起こす可能性が生ずる。この問
題を解決するため、本発明では第１図に示したようにキ
ャパシタ３ａ〜３Ｃの共通接続点と固定電位点６との間
に高抵抗素子５を接続して、この共通接続点の直流電位
を固定している。ここで、高抵抗素子５の抵抗値は次の
ように決定すればよい。すなわち、キャパシタ３８〜３
Ｇの共通接続点は他の部分と接続されていないので、電
荷保存則によりその電荷は不変である。従って、第１図
から第３図への等価変換ができたことを考えると、キャ
パシタ２８〜２Ｇの共通接続点の持つ容量と高抵抗索子
５どの時定数がスイッチ２ａ〜２ｄの開閉周期Ｔよりも
十分に長くなるように高抵抗素子５の値を定めれば、こ
の高抵抗索子５による動作上の悪影響はない。

第４図は第１図を具体化した一例であり、高抵抗素子５
としてｐｎ接合ダイオード１０を使用している。この場
合、固定電位点６は正の電源であり、ダイオード１０は
図のようにキャパシタ３ａ〜３Ｃの共通接続点にアノー
ド側を接続し、固定電位点６にカソード側を接続してい
る。この構成によると、なんらかの理由でキャパシタ３
ａ〜３Ｃの共通接続点に正の電荷が蓄積して、その電位
が固定電位点６の電位以上になったとすると、ダイオー
ド１０が順バイアスとなってそれ以上の電荷の蓄積を妨
げる結束、キャパシタ３ａ〜３Ｇを絶縁破壊から保護す
る。電荷の出入りがほとんど無い場合は、ダイオード１
０はほとんど零バイアスになるから、非常に高い抵抗を
示し、スイツチトキャパシタの動作に悪影響を与えない
。即ち、この高抵抗状態での抵抗値は容易に１０１２Ω
程度以上にすることができるから、モノリシックＩＣ化
したスィッチ１ヘキヤパシタ回路の実際の容闇値が１０
−’２Ｆ程度であることを考慮すると、時定数は１０’
ｓｅｃ程度となり、現在多く使用されているクロック信
号周波数１０４〜１０”ｌ−１ｚに対して十分無視でき
る程度の時定数となる。

また、このように高抵抗索子５（ダイオード１０）を設
けると、該高抵抗素子５とキャパシタ３８〜３Ｃとが固
定電位点６を入力端とし、キャパシタ３８〜３Ｃの共通
接続点を出力端どするＬ２時定数を有した低域通過フィ
ルタを構成する。

このため、仮に固定電位点６に広い周波数帯域にわたる
雑音が混入してしたとしても、従来の如き折返し効果は
発生せず、この低域通過フィルタ作用によって該雑音の
うち非常に低い周波数成分のみが影響を与えるに止まる
という利点を有する。

なお、第１図、第４図では高抵抗素子５（ダイオード１
０）が１個の場合を示したが、第５図【こ示すようにキ
ャパシタ３８〜３Ｇの共通接続点を複数の高抵抗素子５
ａ、５ｂを介して、極性または大きさの相異なる固定電
位点６ａ、６ｂに接続しても同様の効果が得られる。

第５図は本発明のさらに別の実施例を示すもので、梯子
型キャパシタ回路網を３個の直列キャパシタ３ａ、３ｂ
、３ｄと、２個の並列キャパシタ３ｃ、３ｅとで構成し
、さらにキャパシタ３ａ。

３ｂ、３ｃの共通接続点およびキャパシタ３ｂ。

３ｄ、３ｅの共通接続点をそれぞれ高抵抗素子５ｍ、５
ｎを介して固定電位点６ｎ１．６ｎに接続している。

第６図のスイッチトキャパシタ回路における梯子型キャ
パシタ回路網のうちのキャパシタ３ａ〜３Ｃについて、
前述と同様にＴ−π変換を施すと、第７図（ａ）に示す
等価回路となる。第７図（ａ）においてキャパシタ３Ｐ
、３Ｑ、３Ｒはキャパシタ３８〜３ＣがＴ−π変換され
たものである。さらに、第７図（ａ）におけるキャパシ
タ３Ｑ、主１アバシタ３Ｒと３ｅとを並列にしたもの、
およびキャパシタ３ｄに対して再びＴ−π変換を行なう
と、第６図（ｂ）に示す等価回路が得られる。この第６
図（ｂ）の回路は第３図と同じ形であるから、同様に寄
生容量の影響を受は難い回路となっている。　。

以下、同様にして梯子型キャパシタ回路網をより多段に
して行くことにより、順次大きな容量比が実現されるこ
とは、以上の説明から明らかである。

なお、本発明はその他要旨を逸鋭しない範囲で種々変形
して実施することが可能であり、例えばスイッチ２ｃ、
２ｄの開閉のための制御クロック信号をそれぞれφ、φ
に変更した反転積分器によるスイッチトキャバシタフィ
ルタにも同様に本発明を適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るスイッチ１へキャパシ
タ回路の回路図、第２図はスイッチトキャパシタ回路に
おけるスイッチの制御クロック信号の一例を示すタイム
チャート、第３図は第１図におけるスイッチトキャパシ
タ回路中の梯子型キャパシタ回路網をＴ−π変換した等
価回路を示す図、第４図は第１図をより具体化した回路
図、第５図は本発明の他の実施例の要部のみを示１回路
図、第６図は本発明のさらに別の実施例の装部のみを示
す回路図、第７図（ａ）（ｂ）は第６図の実施例の動作
を説明づるための等価回路図、第８図は従来のスイッチ
ト４：ヤパシタ回路の一例を示プ回路図、第９図はスイ
ッチトキャパシタにおけるスイッチとして使用されるＭ
ＯＳ　　ＦＥＴの寄生容量を説明するだめの図である。 １・・・入力端子、２ａ〜２ｄ・・・スイッチ、３８〜
３ｅ・・・キャパシタ、４・・・出力端子、５．５ａ。 ５ｂ、５ｍ、５ｎ・・・高抵抗素子、６，６ａ、６ｂ。 ６ｍ、５ｎ・・・固定電位点、７・・・演舞増幅器、８
・・・積分用キャパシタ、９・・・フィルタ出力端子、
１０・・・ｐｎ接合ダイオード。 出願人代理人　弁理士　鈴汀武彦 第４図 第６図

Claims (2)

【特許請求の範囲】
1. （１）入力端子と固定電位点間に直列に接続され、互い
   に逆相で開閉制御される第１、第２のスイッチと、出力
   端子と固定電位点間に接続され、互いに逆相で開閉制御
   される第３、第４のスイッチと、前記第１、第２のスイ
   ッチの接続点と前記第３、第４のスイッチの接続点との
   間に接続された少なくとも２個の直列キャパシタおよび
   これらキャパシタの接続点と固定電位点との間に接続さ
   れた少なくとも１個の並列キャパシタとを有する梯子型
   キャパシタ回路網と、このキャパシタ回路網における各
   キャパシタの共通接続点と固定電位点との間に接続され
   た高抵抗素子とを備えたことを特徴とするスイッチトキ
   ャパシタ回路。
2. （２）前記高抵抗素子はｐｎ接合ダイオードであること
   を特徴とする特許請求の範囲第１項記載のスイッチトキ
   ャパシタ回路。