JPH01258188A - 加算器 - Google Patents

加算器

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JPH01258188A
JPH01258188A JP63086524A JP8652488A JPH01258188A JP H01258188 A JPH01258188 A JP H01258188A JP 63086524 A JP63086524 A JP 63086524A JP 8652488 A JP8652488 A JP 8652488A JP H01258188 A JPH01258188 A JP H01258188A
Authority
JP
Japan
Prior art keywords
operational amplifier
input terminal
adder
switch
capacitor
Prior art date
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Pending
Application number
JP63086524A
Other languages
English (en)
Inventor
Toshiyuki Okamoto
俊之 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH01258188A publication Critical patent/JPH01258188A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は加算器に関し、特にＬＳＩに搭載するためによ
り小さいハード構成で実現できる加算器に関する。
〔従来の技術〕
従来、加算器には第３図に示す様な構成が良く知らｈて
いる。各入力端子ＩＮＩ、ＩＮ２からそれぞれ抵抗Ｒ１
，Ｒ２を介して演算増幅器Ａの反転入力端（−）に接続
され、一方演算増幅器Ａの出力端子ＯＵＴと反転入力端
（−）との間には抵抗Ｒ５で帰還が施されている。
この加算器の両入力端子ＩＮＩ、ＩＮ２に各々信号電圧
Ｖ　ｒ　、　Ｖ　２が入力された時、以下の式で示され
る出力電圧ｖ０が得られる。
第（１）式で明らかな様に例えばＲ１＝　Ｒｓ　、　Ｒ
２＝　Ｒ３の時、入力電圧Ｖ、及びｖ２は単純加算され
て出力電圧ｖ０として得られる。
〔発明が解決しようとする課題〕
上述した従来の加算器は、抵抗Ｒ１とＲ８及び抵抗Ｒ２
とＲ８の比によって２入力端子加算の各々重み付けが変
化するため、各抵抗値の比精度が特性に影響する。しか
し、一般に抵抗値の比精度はＬＳＩでは悪く、例えば１
％程度のバラツキが生じる。また、抵抗値の大きさを小
さくすれば、演算増幅器の抵抗駆動能力、及びシンク特
性が厳しくなり、従って演算増幅器の占めるチップ上の
面積が大きくなり、更に消費電力も大きくなり経済的に
不利である。逆に、抵抗値の大きさを大きくすれば、抵
抗素子の占めるチップ上の面積が大きくなり同様に経済
的に不利である。
〔課題を解決するための手段〕
本発明の加算器は、加算すべき信号を加える第１および
第２の入力端子と、演算増幅器とこの演算増幅器の入力
部と第１の入力端子との間に接続された第１のスイ、チ
トキャパシタ回路と、この演算増幅器の入力部と第２の
入力端子との間に接続された第２のスイッチトキャパシ
タ回路と、この演算増幅器の出力部と入力部との間に帰
還回路を形成して接続された第３のスイッチトキャパシ
タ回路とを含んで構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
ＡＩは演算増幅器、０１〜Ｃ６は容量素子、８１〜Ｓ、
はスイッチを示し、スイッチＳ、〜Ｓ、はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
ここで容量素子Ｃ１とＣ２ａ容量素子Ｃ３と０４１及び
容量素子Ｃ２と０６の容量比はすべて等しく設計されて
いる。この時、両入力端子ＩＮＩ、ＩＮ２に各々信号電
圧Ｖ、、Ｖ！が入力されると、以下の式で示される出力
電圧ｖ０が得られる。
第（２）式で明らかな様に、例えばＣｓ　＝　Ｃｓ　、
　Ｃｓ　＝Ｃ８の時、入力電圧ｖ１及びｖ２は単純加算
されて出力電圧ｖ０として得られる。
更にスイッチトキャパシタ回路の前段には一般に高周波
領域の信号の折り返しくエイリアジング）を避けるため
に低域通過フィルタが必要となるが、本発明の回路の場
合は折り返しは生じないため、低域通過フィルタは不要
である。ただ、容量素子Ｃ１とＣ２ｐ容量素子Ｃ１とＣ
４，容量素子Ｃｓと０６の容量比にバラツキが生じると
折り返しが生じるが、バラツキを１％以下に抑える事は
簡、単であり、この時の折り返し雑音は少なくとも４０
ｄＢ以上抑圧できる。
第２図は本発明の他の実施例の回路図である。
Ａ２は演算増幅器、０１〜Ｃｓは容量素子、８１〜Ｓ８
はスイッチを示し、スイッチ８１〜Ｓ８はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
ここで、容量素子Ｃ１とＣｔ　ｒ容量素子Ｃ１と０４１
容量素子Ｃ５とＣ６への容量比はすべて等しく設計され
ている。この時雨入力端子ＩＮＩ、ＩＮ２．ｌＮ５）：
各々信号電圧Ｖ　ｒ　、　Ｖ　２　、　Ｖ　３が入力さ
れると以下の式で示される出力電圧ｖ０が得られる。
第（３）式で明らかな様に例えばＯｒ　＝　Ｃｔ　、　
Ｃｓ　＝　Ｃｔ　。
Ｃｓ　”　Ｃｔの時入力電圧Ｖ　１．　Ｖ　を及びＶ、
は単純加算されて出力電圧■。として得られる。
この他の実施例の場合も同様に剪枝に低域通過フィルタ
は不要である。
〔発明の効果〕
以上説明した様に本発明は抵抗素子は全く使用せず、ス
イッチトキャパシタ回路で構成する事により低モツプ面
積、低消費電力で加算器を実現できる効果がある。
【図面の簡単な説明】
第１図は本発明の加算器の一実施例を示す回路図、第２
図は本発明の加算器の他の実施例を示す回路図、第３図
は従来例の加算器を示す回路図である。 ＩＮＩ、ＩＮ２．ＩＮ３・・・・・・入力端子、ＯＵＴ
・・・・・・出力端子、Ｃ１〜Ｃ１・・・・・・容量素
子、Ｓ１〜８・・・・・・スイッチ、Ａ、ＡＩ、Ａ２・
・・・・・演算増幅器、Ｒ１゜Ｒ２，Ｒ３・・・・・・
抵抗素子。 代理人　弁理士　　内　原　　　晋 ″２：　　　　　　　　　　≧ １＋Ｉｌ＋Ｉ ミ　　ミ

Claims (1)

  1. 【特許請求の範囲】 １、第１の入力端子と、第２の入力端子と、出力端子と
    、基準電圧端と、少くとも反転入力部を有する演算増幅
    器と、該演算増幅器の前記反転入力端子と前記出力端子
    とに両端子が接続された第１の容量と、前記演算増幅器
    の前記反転入力端子と前記出力端子との間に順に直列に
    接続された第１のスイッチ、第２の容量及び第２のスイ
    ッチと、前記演算器の前記反転入力端子と前記第１の入
    力端子とに両端子が接続された第３の容量と、前記演算
    増幅器の前記反転入力端子と前記第１の入力端子との間
    に順に直列に接続された第３のスイッチ、第４の容量及
    び第４のスイッチと、前記演算増幅器の前記反転入力端
    子と前記第２の入力端子とに両端子が接続された第５の
    容量と、前記演算増幅器の前記反転入力端子と前記第２
    の入力端子との間に順に直列に接続された第５のスイッ
    チ、第６の容量及び第６のスイッチとを含み、前記第１
    〜第６のスイッチが、すべて、同時にオン時は接続、オ
    フ時は開放されて前記基準電圧端に接続されることを特
    徴とする加算器。 ２、前記第１及び第２の容量の容量比と、前記第３及び
    第４の容量の容量比と、前記第５及び第６の容量比とが
    各々等しく設定されることを特徴とする特許請求の範囲
    第１項記載の加算器。
JP63086524A 1988-04-08 1988-04-08 加算器 Pending JPH01258188A (ja)

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