JPH01258188A - 加算器 - Google Patents
加算器Info
- Publication number
- JPH01258188A JPH01258188A JP63086524A JP8652488A JPH01258188A JP H01258188 A JPH01258188 A JP H01258188A JP 63086524 A JP63086524 A JP 63086524A JP 8652488 A JP8652488 A JP 8652488A JP H01258188 A JPH01258188 A JP H01258188A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input terminal
- adder
- switch
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 2
- 238000013138 pruning Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は加算器に関し、特にLSIに搭載するためによ
り小さいハード構成で実現できる加算器に関する。
り小さいハード構成で実現できる加算器に関する。
従来、加算器には第3図に示す様な構成が良く知らhて
いる。各入力端子INI、IN2からそれぞれ抵抗R1
,R2を介して演算増幅器Aの反転入力端(−)に接続
され、一方演算増幅器Aの出力端子OUTと反転入力端
(−)との間には抵抗R5で帰還が施されている。
いる。各入力端子INI、IN2からそれぞれ抵抗R1
,R2を介して演算増幅器Aの反転入力端(−)に接続
され、一方演算増幅器Aの出力端子OUTと反転入力端
(−)との間には抵抗R5で帰還が施されている。
この加算器の両入力端子INI、IN2に各々信号電圧
V r 、 V 2が入力された時、以下の式で示され
る出力電圧v0が得られる。
V r 、 V 2が入力された時、以下の式で示され
る出力電圧v0が得られる。
第(1)式で明らかな様に例えばR1= Rs 、 R
2= R3の時、入力電圧V、及びv2は単純加算され
て出力電圧v0として得られる。
2= R3の時、入力電圧V、及びv2は単純加算され
て出力電圧v0として得られる。
上述した従来の加算器は、抵抗R1とR8及び抵抗R2
とR8の比によって2入力端子加算の各々重み付けが変
化するため、各抵抗値の比精度が特性に影響する。しか
し、一般に抵抗値の比精度はLSIでは悪く、例えば1
%程度のバラツキが生じる。また、抵抗値の大きさを小
さくすれば、演算増幅器の抵抗駆動能力、及びシンク特
性が厳しくなり、従って演算増幅器の占めるチップ上の
面積が大きくなり、更に消費電力も大きくなり経済的に
不利である。逆に、抵抗値の大きさを大きくすれば、抵
抗素子の占めるチップ上の面積が大きくなり同様に経済
的に不利である。
とR8の比によって2入力端子加算の各々重み付けが変
化するため、各抵抗値の比精度が特性に影響する。しか
し、一般に抵抗値の比精度はLSIでは悪く、例えば1
%程度のバラツキが生じる。また、抵抗値の大きさを小
さくすれば、演算増幅器の抵抗駆動能力、及びシンク特
性が厳しくなり、従って演算増幅器の占めるチップ上の
面積が大きくなり、更に消費電力も大きくなり経済的に
不利である。逆に、抵抗値の大きさを大きくすれば、抵
抗素子の占めるチップ上の面積が大きくなり同様に経済
的に不利である。
本発明の加算器は、加算すべき信号を加える第1および
第2の入力端子と、演算増幅器とこの演算増幅器の入力
部と第1の入力端子との間に接続された第1のスイ、チ
トキャパシタ回路と、この演算増幅器の入力部と第2の
入力端子との間に接続された第2のスイッチトキャパシ
タ回路と、この演算増幅器の出力部と入力部との間に帰
還回路を形成して接続された第3のスイッチトキャパシ
タ回路とを含んで構成される。
第2の入力端子と、演算増幅器とこの演算増幅器の入力
部と第1の入力端子との間に接続された第1のスイ、チ
トキャパシタ回路と、この演算増幅器の入力部と第2の
入力端子との間に接続された第2のスイッチトキャパシ
タ回路と、この演算増幅器の出力部と入力部との間に帰
還回路を形成して接続された第3のスイッチトキャパシ
タ回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。
AIは演算増幅器、01〜C6は容量素子、81〜S、
はスイッチを示し、スイッチS、〜S、はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
はスイッチを示し、スイッチS、〜S、はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
ここで容量素子C1とC2a容量素子C3と041及び
容量素子C2と06の容量比はすべて等しく設計されて
いる。この時、両入力端子INI、IN2に各々信号電
圧V、、V!が入力されると、以下の式で示される出力
電圧v0が得られる。
容量素子C2と06の容量比はすべて等しく設計されて
いる。この時、両入力端子INI、IN2に各々信号電
圧V、、V!が入力されると、以下の式で示される出力
電圧v0が得られる。
第(2)式で明らかな様に、例えばCs = Cs 、
Cs =C8の時、入力電圧v1及びv2は単純加算
されて出力電圧v0として得られる。
Cs =C8の時、入力電圧v1及びv2は単純加算
されて出力電圧v0として得られる。
更にスイッチトキャパシタ回路の前段には一般に高周波
領域の信号の折り返しくエイリアジング)を避けるため
に低域通過フィルタが必要となるが、本発明の回路の場
合は折り返しは生じないため、低域通過フィルタは不要
である。ただ、容量素子C1とC2p容量素子C1とC
4,容量素子Csと06の容量比にバラツキが生じると
折り返しが生じるが、バラツキを1%以下に抑える事は
簡、単であり、この時の折り返し雑音は少なくとも40
dB以上抑圧できる。
領域の信号の折り返しくエイリアジング)を避けるため
に低域通過フィルタが必要となるが、本発明の回路の場
合は折り返しは生じないため、低域通過フィルタは不要
である。ただ、容量素子C1とC2p容量素子C1とC
4,容量素子Csと06の容量比にバラツキが生じると
折り返しが生じるが、バラツキを1%以下に抑える事は
簡、単であり、この時の折り返し雑音は少なくとも40
dB以上抑圧できる。
第2図は本発明の他の実施例の回路図である。
A2は演算増幅器、01〜Csは容量素子、81〜S8
はスイッチを示し、スイッチ81〜S8はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
はスイッチを示し、スイッチ81〜S8はすべて同時に
接地電位に一定のサンプリング周期で切り換えられる。
ここで、容量素子C1とCt r容量素子C1と041
容量素子C5とC6への容量比はすべて等しく設計され
ている。この時雨入力端子INI、IN2.lN5):
各々信号電圧V r 、 V 2 、 V 3が入力さ
れると以下の式で示される出力電圧v0が得られる。
容量素子C5とC6への容量比はすべて等しく設計され
ている。この時雨入力端子INI、IN2.lN5):
各々信号電圧V r 、 V 2 、 V 3が入力さ
れると以下の式で示される出力電圧v0が得られる。
第(3)式で明らかな様に例えばOr = Ct 、
Cs = Ct 。
Cs = Ct 。
Cs ” Ctの時入力電圧V 1. V を及びV、
は単純加算されて出力電圧■。として得られる。
は単純加算されて出力電圧■。として得られる。
この他の実施例の場合も同様に剪枝に低域通過フィルタ
は不要である。
は不要である。
以上説明した様に本発明は抵抗素子は全く使用せず、ス
イッチトキャパシタ回路で構成する事により低モツプ面
積、低消費電力で加算器を実現できる効果がある。
イッチトキャパシタ回路で構成する事により低モツプ面
積、低消費電力で加算器を実現できる効果がある。
第1図は本発明の加算器の一実施例を示す回路図、第2
図は本発明の加算器の他の実施例を示す回路図、第3図
は従来例の加算器を示す回路図である。 INI、IN2.IN3・・・・・・入力端子、OUT
・・・・・・出力端子、C1〜C1・・・・・・容量素
子、S1〜8・・・・・・スイッチ、A、AI、A2・
・・・・・演算増幅器、R1゜R2,R3・・・・・・
抵抗素子。 代理人 弁理士 内 原 晋 ″2: ≧ 1+Il+I ミ ミ
図は本発明の加算器の他の実施例を示す回路図、第3図
は従来例の加算器を示す回路図である。 INI、IN2.IN3・・・・・・入力端子、OUT
・・・・・・出力端子、C1〜C1・・・・・・容量素
子、S1〜8・・・・・・スイッチ、A、AI、A2・
・・・・・演算増幅器、R1゜R2,R3・・・・・・
抵抗素子。 代理人 弁理士 内 原 晋 ″2: ≧ 1+Il+I ミ ミ
Claims (1)
- 【特許請求の範囲】 1、第1の入力端子と、第2の入力端子と、出力端子と
、基準電圧端と、少くとも反転入力部を有する演算増幅
器と、該演算増幅器の前記反転入力端子と前記出力端子
とに両端子が接続された第1の容量と、前記演算増幅器
の前記反転入力端子と前記出力端子との間に順に直列に
接続された第1のスイッチ、第2の容量及び第2のスイ
ッチと、前記演算器の前記反転入力端子と前記第1の入
力端子とに両端子が接続された第3の容量と、前記演算
増幅器の前記反転入力端子と前記第1の入力端子との間
に順に直列に接続された第3のスイッチ、第4の容量及
び第4のスイッチと、前記演算増幅器の前記反転入力端
子と前記第2の入力端子とに両端子が接続された第5の
容量と、前記演算増幅器の前記反転入力端子と前記第2
の入力端子との間に順に直列に接続された第5のスイッ
チ、第6の容量及び第6のスイッチとを含み、前記第1
〜第6のスイッチが、すべて、同時にオン時は接続、オ
フ時は開放されて前記基準電圧端に接続されることを特
徴とする加算器。 2、前記第1及び第2の容量の容量比と、前記第3及び
第4の容量の容量比と、前記第5及び第6の容量比とが
各々等しく設定されることを特徴とする特許請求の範囲
第1項記載の加算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63086524A JPH01258188A (ja) | 1988-04-08 | 1988-04-08 | 加算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63086524A JPH01258188A (ja) | 1988-04-08 | 1988-04-08 | 加算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01258188A true JPH01258188A (ja) | 1989-10-16 |
Family
ID=13889376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63086524A Pending JPH01258188A (ja) | 1988-04-08 | 1988-04-08 | 加算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01258188A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02252076A (ja) * | 1989-03-24 | 1990-10-09 | Nec Corp | 加算器 |
US5126815A (en) * | 1988-03-07 | 1992-06-30 | Kanegafuchi Chemical Industry Co., Ltd. | Position sensor and picture image input device |
EP0584544A1 (en) * | 1992-07-24 | 1994-03-02 | Yozan Inc. | Operational amplifier |
WO2002056474A3 (en) * | 2001-01-12 | 2003-04-24 | Sun Microsystems Inc | Clock interpolation through capacitive weighting |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59224912A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | スイツチドキヤパシタフイルタ |
JPS59231677A (ja) * | 1983-06-15 | 1984-12-26 | Fujitsu Ltd | スイツチドキヤパシタ加算器 |
JPS60146370A (ja) * | 1984-01-10 | 1985-08-02 | Seiko Epson Corp | 半導体集積回路 |
JPS62108610A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | スイツチトキヤパシタフイルタ |
-
1988
- 1988-04-08 JP JP63086524A patent/JPH01258188A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59224912A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | スイツチドキヤパシタフイルタ |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2002056474A3 (en) * | 2001-01-12 | 2003-04-24 | Sun Microsystems Inc | Clock interpolation through capacitive weighting |
US6696876B2 (en) | 2001-01-12 | 2004-02-24 | Sun Microsystems, Inc. | Clock interpolation through capacitive weighting |
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