JPS6269668A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6269668A JPS6269668A JP60210411A JP21041185A JPS6269668A JP S6269668 A JPS6269668 A JP S6269668A JP 60210411 A JP60210411 A JP 60210411A JP 21041185 A JP21041185 A JP 21041185A JP S6269668 A JPS6269668 A JP S6269668A
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- Japan
- Prior art keywords
- capacitor
- insulating film
- oxide film
- conductivity type
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特にＭＯＳ
型のキャパシタとトランジスタからなるダイナミックＲ
ＡＭの製造に使用されるものである。
型のキャパシタとトランジスタからなるダイナミックＲ
ＡＭの製造に使用されるものである。
ダイナミックＲＡＭの高集積化が進むにつれ、ＭＯＳキ
ャパシタを構成する絶縁膜（通常、シリコン酸化膜）の
膜厚は薄くなっている（２５６にビットダイナミックＲ
ＡＭでは約２０ＯＡ、ＩＭビットダイナミックＲＡＭで
は約１００人）が、このように薄い絶縁膜を用いて、な
おかつ信頼性の高いキャパシタを形成することが要求さ
れる。
ャパシタを構成する絶縁膜（通常、シリコン酸化膜）の
膜厚は薄くなっている（２５６にビットダイナミックＲ
ＡＭでは約２０ＯＡ、ＩＭビットダイナミックＲＡＭで
は約１００人）が、このように薄い絶縁膜を用いて、な
おかつ信頼性の高いキャパシタを形成することが要求さ
れる。
一方、このようなキャパシタの容量を最大限有効に利用
するために、キャパシタ下の基板中に基板と逆導電型の
高濃度拡散層をイオン注入により形成することが行なわ
れている。
するために、キャパシタ下の基板中に基板と逆導電型の
高濃度拡散層をイオン注入により形成することが行なわ
れている。
このような高集積度のダイナミックＲＡＭは、従来、例
えば第２図（ａ）〜（ｄ）に示すような方法により製造
されている。
えば第２図（ａ）〜（ｄ）に示すような方法により製造
されている。
まず、例えばｐ型シリコン基板１表面に選択酸化法によ
りフィールド酸化膜２を形成する（第２図（ａ）図示）
。次に、フィールド酸化膜２に囲まれた素子領域表面に
キャパシタ酸化膜３を形成する。つづいて、図示しない
ホトレジストパターンをマスクとして例えばヒ素及びホ
ウ素を順次イオン注入することにより、キャパシタ形成
領域の基板１に選択的にキャパシタの一方の電極となる
ｎ十型拡散層４及びこれを包囲するｐ十型拡散層５を形
成した後、前記ホトレジストパターンを除去する（同図
（ｂ）図示）。次いで、全面にリンドープ多結晶シリコ
ン膜を堆積した後、パターニングしてキャパシタのもう
一方の電極となるキャパシタ電極６を形成する。つづい
て、キャパシタ電極６をマスクとして前記キャパシタ酸
化膜３をエツチングする（同図（Ｃ）図示）。つづいて
、キャパシタ電極６上に層間絶縁膜７を形成した後、露
出した基板１表面にゲート酸化膜８を形成する。
りフィールド酸化膜２を形成する（第２図（ａ）図示）
。次に、フィールド酸化膜２に囲まれた素子領域表面に
キャパシタ酸化膜３を形成する。つづいて、図示しない
ホトレジストパターンをマスクとして例えばヒ素及びホ
ウ素を順次イオン注入することにより、キャパシタ形成
領域の基板１に選択的にキャパシタの一方の電極となる
ｎ十型拡散層４及びこれを包囲するｐ十型拡散層５を形
成した後、前記ホトレジストパターンを除去する（同図
（ｂ）図示）。次いで、全面にリンドープ多結晶シリコ
ン膜を堆積した後、パターニングしてキャパシタのもう
一方の電極となるキャパシタ電極６を形成する。つづい
て、キャパシタ電極６をマスクとして前記キャパシタ酸
化膜３をエツチングする（同図（Ｃ）図示）。つづいて
、キャパシタ電極６上に層間絶縁膜７を形成した後、露
出した基板１表面にゲート酸化膜８を形成する。
つづいて、全面にリンドープ多結晶シリコン膜を堆積し
た後、パターニングしてトランスファゲート電極９を形
成する。つづいて、キャパシタ電極６及びトランスファ
ゲート電極９等をマスクとして例えばヒ素をイオン注入
することによりｎ中型ソース、ドレイン領域１０．１１
を形成する（同図（’ｄ）図示）。
た後、パターニングしてトランスファゲート電極９を形
成する。つづいて、キャパシタ電極６及びトランスファ
ゲート電極９等をマスクとして例えばヒ素をイオン注入
することによりｎ中型ソース、ドレイン領域１０．１１
を形成する（同図（’ｄ）図示）。
しかし、従来の方法で製造されたダイナミックＲＡＭで
は耐圧不良が生じ、信頼性が低下するという欠点があっ
た。そして、種々検討の結果、これは第２図（ｂ）の工
程で薄いキャパシタ酸化膜３を通して不純物のイオン注
入を行なっているためであることが判明した。すなわち
、例えばキャパシタ酸化膜の膜厚が６０人のとき、第３
図に示すようにキャパシタ酸化膜を通してイオン注入を
行なった場合（図中（ａ）で表示）は、イオン注入を行
なわなかった場合（図中（ｂ）で表示）と比較して耐圧
の低下が生じている。この原因は不明であるが、酸化膜
がイオン注入によりなんらかの損傷を受けているためで
あると考えられる。
は耐圧不良が生じ、信頼性が低下するという欠点があっ
た。そして、種々検討の結果、これは第２図（ｂ）の工
程で薄いキャパシタ酸化膜３を通して不純物のイオン注
入を行なっているためであることが判明した。すなわち
、例えばキャパシタ酸化膜の膜厚が６０人のとき、第３
図に示すようにキャパシタ酸化膜を通してイオン注入を
行なった場合（図中（ａ）で表示）は、イオン注入を行
なわなかった場合（図中（ｂ）で表示）と比較して耐圧
の低下が生じている。この原因は不明であるが、酸化膜
がイオン注入によりなんらかの損傷を受けているためで
あると考えられる。
本発明は上記事情を考慮してなされたものであり、高濃
度拡散層形成のためのイオン注入を行なっても信頼性の
低下をきたさないキャパシタを有する半導体記憶装置を
製造し得る方法を提供しようとするものである。
度拡散層形成のためのイオン注入を行なっても信頼性の
低下をきたさないキャパシタを有する半導体記憶装置を
製造し得る方法を提供しようとするものである。
本発明の半導体記憶装置の製造方法は、半導体基板上に
絶縁膜を形成した後、この絶縁膜を通して第２導電型の
不純物をイオン注入することによりキャパシタを構成す
る第２導電型の拡散層を形成し、更にこの絶縁膜を除去
した後、半導体基板上にキャパシタ絶縁膜を形成するこ
とを特徴とするものである。
絶縁膜を形成した後、この絶縁膜を通して第２導電型の
不純物をイオン注入することによりキャパシタを構成す
る第２導電型の拡散層を形成し、更にこの絶縁膜を除去
した後、半導体基板上にキャパシタ絶縁膜を形成するこ
とを特徴とするものである。
このような方法によれば、不純物のイオン注入により損
傷を受けた絶縁膜は除去され、その後に形成されるキャ
パシタ絶縁膜を通してイオン注入が行なわれることはな
いので、キャパシタ絶縁膜は損傷を受けない。したがっ
て、キャパシタ絶縁膜の耐圧の低下を招くことなく、キ
ャパシタ容量を最大限有効に利用するための高濃度拡散
層を形成することができる。
傷を受けた絶縁膜は除去され、その後に形成されるキャ
パシタ絶縁膜を通してイオン注入が行なわれることはな
いので、キャパシタ絶縁膜は損傷を受けない。したがっ
て、キャパシタ絶縁膜の耐圧の低下を招くことなく、キ
ャパシタ容量を最大限有効に利用するための高濃度拡散
層を形成することができる。
以下、本発明の実施例を第１図（ａ）〜（ｅ）を参照し
て説明する。
て説明する。
まず、例えばｐ型シリコン基板２１表面に選択酸化法に
よりフィールド酸化膜２２を形成する（第１図（ａ）図
示）。次に、フィールド酸化膜２２に囲まれた素子領域
表面に膜厚１００人の熱酸化膜２３を形成する。つづい
て、図示しないホトレジストパターンをマスクとして例
えばヒ素を加速エネルギー８０ｋｅＶ、 ドーズｆｉ５
Ｘ１０１３ＣＩＲ−２の条件で、ホウ素を加速エネルギ
ー１２０ｋｅＶ、ドーズＪｕｌ Ｘ １０１２ ａｐｔ
−２の条件で順次イオン注入することにより、キャパシ
タ形成領域の基板２１に選択的にキャパシタの一方の電
極となるｎ小型拡散層２４及びこれを包囲するｐ中型拡
散層２５を形成した後、前記ホトレジストパターンを除
去する（同図（ｂ）図示）。つづいて、前記熱酸化膜２
３を除去する（同図（Ｃ）図示）。
よりフィールド酸化膜２２を形成する（第１図（ａ）図
示）。次に、フィールド酸化膜２２に囲まれた素子領域
表面に膜厚１００人の熱酸化膜２３を形成する。つづい
て、図示しないホトレジストパターンをマスクとして例
えばヒ素を加速エネルギー８０ｋｅＶ、 ドーズｆｉ５
Ｘ１０１３ＣＩＲ−２の条件で、ホウ素を加速エネルギ
ー１２０ｋｅＶ、ドーズＪｕｌ Ｘ １０１２ ａｐｔ
−２の条件で順次イオン注入することにより、キャパシ
タ形成領域の基板２１に選択的にキャパシタの一方の電
極となるｎ小型拡散層２４及びこれを包囲するｐ中型拡
散層２５を形成した後、前記ホトレジストパターンを除
去する（同図（ｂ）図示）。つづいて、前記熱酸化膜２
３を除去する（同図（Ｃ）図示）。
次いで、素子領域表面に膜厚１００人のキャパシタ酸化
膜２６を形成する。つづいて、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてキャパシタ
のもう一方の電極となるキャパシタ電極２７を形成する
。つづいて、キャパシタ電極２７をマスクとして前記キ
ャパシタ酸化膜２６をエツチングする（同図（ｄ）図示
）。つづいて、キャパシタ電極２７−１−に層間絶縁膜
２８を形成した後、露出した基板２１表面にゲート酸化
膜２９を形成する。つづいて、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてトランスフ
ァゲート電極３０を形成する。つづいて、キャパシタ電
極２７及びトランスファゲート電極３０等をマスクとし
て例えばヒ素をイオン注入することによりｎ十型ソース
、ドレイン領域３１．３２を形成する（同図（ｅ）図示
）。
膜２６を形成する。つづいて、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてキャパシタ
のもう一方の電極となるキャパシタ電極２７を形成する
。つづいて、キャパシタ電極２７をマスクとして前記キ
ャパシタ酸化膜２６をエツチングする（同図（ｄ）図示
）。つづいて、キャパシタ電極２７−１−に層間絶縁膜
２８を形成した後、露出した基板２１表面にゲート酸化
膜２９を形成する。つづいて、全面にリンドープ多結晶
シリコン膜を堆積した後、パターニングしてトランスフ
ァゲート電極３０を形成する。つづいて、キャパシタ電
極２７及びトランスファゲート電極３０等をマスクとし
て例えばヒ素をイオン注入することによりｎ十型ソース
、ドレイン領域３１．３２を形成する（同図（ｅ）図示
）。
このような方法によれば、第１図（ｂ）の工程で熱酸化
膜２３を通してヒ素及びホウ素をイオン注入することに
より、キャパシタの一方の電極となるｎ小型拡散層２４
及びこれを包囲するｐ中型拡散層２５を形成し、同図（
Ｃ）の工程で熱酸化膜２３を除去した後、同図（ｄ）の
工程でキャパシタ酸化膜２６を形成しているので、キャ
パシタ酸化膜２６を通して不純物のイオン注入が行なわ
れることはない。したがって、キャパシタ酸化膜２６が
損傷を受けることはなく、絶縁耐圧の低下が生じない信
頼性の高いキャパシタを形成することができる。
膜２３を通してヒ素及びホウ素をイオン注入することに
より、キャパシタの一方の電極となるｎ小型拡散層２４
及びこれを包囲するｐ中型拡散層２５を形成し、同図（
Ｃ）の工程で熱酸化膜２３を除去した後、同図（ｄ）の
工程でキャパシタ酸化膜２６を形成しているので、キャ
パシタ酸化膜２６を通して不純物のイオン注入が行なわ
れることはない。したがって、キャパシタ酸化膜２６が
損傷を受けることはなく、絶縁耐圧の低下が生じない信
頼性の高いキャパシタを形成することができる。
なお、−に記実施例ではキャパシタの一方の電極となる
ｎ小型拡散層２４の周囲にｐ÷型型数散層２５設けたが
、ｐ中型拡散層２５は必ずしも設ける必要はない。たた
し、このようにｎ小型拡散層２４の周囲にｐ中型拡散層
２５を設ければ、ソ゛フトエラーに対する耐性を向上す
ることができる。
ｎ小型拡散層２４の周囲にｐ÷型型数散層２５設けたが
、ｐ中型拡散層２５は必ずしも設ける必要はない。たた
し、このようにｎ小型拡散層２４の周囲にｐ中型拡散層
２５を設ければ、ソ゛フトエラーに対する耐性を向上す
ることができる。
また、キャパシタ領域にイオン注入を行なう際に形成す
る酸化膜の膜厚は３０人以」−であることが望ましい。
る酸化膜の膜厚は３０人以」−であることが望ましい。
これは酸化膜の膜厚が３０Ａ未満ではイオン注入にとも
なう基板のコンタミネーションを完全に防止できないた
めである。
なう基板のコンタミネーションを完全に防止できないた
めである。
以」〕詳述した如く本発明方法によれば、素子の高集積
化に対応して、耐圧特性が良好で信頼性の高いキャパシ
タを有する半導体記憶装置を製造できるものである。
化に対応して、耐圧特性が良好で信頼性の高いキャパシ
タを有する半導体記憶装置を製造できるものである。
第１図（ａ）〜（ｅ）は本発明の実施例におけるダイナ
ミックＲＡＭの製造方法を示す断面図、第２図（ａ）〜
（ｄ）は従来のダイナミ・ツクＲＡＭの製造方法を示す
断面図、第３図は酸化膜を通して不純物のイオン注入を
行ない高濃度拡散層を形成したキャパシタと、不純物の
イオン注入−９＝ を行なっていないキャパシタの耐圧ヒストグラムである
。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・ｎ十型拡散層、
２５・・・ｐ十型拡散層、２６・・・キャパシタ酸化膜
、２７・・・キャパシタ電極、２８・・・層間絶縁膜、
２９・・・ゲート酸化膜、３０・・・ゲート電極、３１
．３２・・・ｎ＋型ソース、ドレイン領域。 出願人代理人 弁理士 鈴江武彦 ＝ １０ − ＾ 八１）
Ｄ ν −ノＱ
°０ 第３図
ミックＲＡＭの製造方法を示す断面図、第２図（ａ）〜
（ｄ）は従来のダイナミ・ツクＲＡＭの製造方法を示す
断面図、第３図は酸化膜を通して不純物のイオン注入を
行ない高濃度拡散層を形成したキャパシタと、不純物の
イオン注入−９＝ を行なっていないキャパシタの耐圧ヒストグラムである
。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・ｎ十型拡散層、
２５・・・ｐ十型拡散層、２６・・・キャパシタ酸化膜
、２７・・・キャパシタ電極、２８・・・層間絶縁膜、
２９・・・ゲート酸化膜、３０・・・ゲート電極、３１
．３２・・・ｎ＋型ソース、ドレイン領域。 出願人代理人 弁理士 鈴江武彦 ＝ １０ − ＾ 八１）
Ｄ ν −ノＱ
°０ 第３図
Claims (3)
- （１）第１導電型の半導体基板表面に形成された第２導
電型の拡散層、該第２導電型の拡散層上に形成されたキ
ャパシタ絶縁膜及び該キャパシタ絶縁膜上に形成された
キャパシタ電極からなるキャパシタと、半導体基板上に
形成されたゲート絶縁膜、該ゲート絶縁膜上に形成され
たゲート電極及び該ゲート電極の両側の基板表面に形成
された第２導電型のソース、ドレイン領域からなるトラ
ンジスタとを有する半導体記憶装置を製造するにあたり
、半導体基板上に絶縁膜を形成する工程と、該絶縁膜を
通して第２導電型の不純物をイオン注入することにより
キャパシタを構成する第２導電型の拡散層を形成する工
程と、該絶縁膜を除去する工程と、半導体基板上にキャ
パシタ絶縁膜を形成する工程とを具備したことを特徴と
する半導体記憶装置の製造方法。 - （２）絶縁膜を通して第２導電型の不純物及び第１導電
型の不純物をイオン注入することにより、キャパシタを
構成する第２導電型の拡散層及びその周囲の第１導電型
の拡散層を形成することを特徴とする特許請求の範囲第
１項記載の半導体記憶装置の製造方法。 - （３）絶縁膜の膜厚が３０Å以上であることを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210411A JPS6269668A (ja) | 1985-09-24 | 1985-09-24 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210411A JPS6269668A (ja) | 1985-09-24 | 1985-09-24 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269668A true JPS6269668A (ja) | 1987-03-30 |
Family
ID=16588869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210411A Pending JPS6269668A (ja) | 1985-09-24 | 1985-09-24 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269668A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106063A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5879754A (ja) * | 1981-11-05 | 1983-05-13 | Nec Corp | 半導体装置の製造方法 |
| JPS6010773A (ja) * | 1983-06-30 | 1985-01-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 |
-
1985
- 1985-09-24 JP JP60210411A patent/JPS6269668A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106063A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5879754A (ja) * | 1981-11-05 | 1983-05-13 | Nec Corp | 半導体装置の製造方法 |
| JPS6010773A (ja) * | 1983-06-30 | 1985-01-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 |
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