JPS6262499A - On-chip memory inspecting circuit - Google Patents

Abstract

PURPOSE:To prevent an information bit and an inspection bit from being inconsistent on energizing a power source and obtain an on-chip memory inspection circuit requiring no initialization by providing a switching circuit for converting so as to take a correlation of the information of the inspection bit and the information bit constantly by using a word line selecting address. CONSTITUTION:To obtain ends of sense amplifiers 11, 11, a bit line pair BL, the inverse of BL are connected and an input and output circuit is connected. Respective memmory cells 12 consist of a transferring MOS transistor Q and an information storing capacitor C, and are selected by outputs of low decoders 131, 132. To the low decoders, word line selecting address signals Ai, the inverse of Ai are supplied, respectively. Accordingto these signals Ai, the inverse of Ai, the memory cell attendant on either one of the bit line pair BL,-BL to be selected is determined. Then, by using the word line selecting address signals Ai, the inverse of Ai, if a side of the inspection bit of '1' during energizing the power source is reversed, the contents of the inspection bit become '0' and the correlation with the information bit can be taken.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ダイナミックＲＡ！ｖ！　（ＤＲＡＭ　）
におけるオンチップＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒ＠ｅ
ｔｉｎｇＣ１ｒｃｕｌｔ）Ｋ係わるもので、特にその初
期条件の設定が可能なオンチップメモリ検査回路に関す
る。　　　　−〔発明の技術的背景〕 一般に、ＲＡＭの集積化は、微小な信号を取シ扱う回路
技術と微細プロセス技術の進展を軸として、主にメそり
セル面積の縮少によシ達成されてきた。しかし、その結
果メモリセルの電荷蓄積量の減少に起因するソフトエラ
ーの問題を引き起こしている。[Detailed Description of the Invention] [Technical Field of the Invention] This invention provides a dynamic RA! v! (DRAM)
On-chip ECC (Error Corr@e
This invention relates to an on-chip memory testing circuit whose initial conditions can be set. - [Technical Background of the Invention] In general, the integration of RAM has been achieved primarily through the reduction of the mesori cell area, centered on the progress of circuit technology that handles minute signals and microprocess technology. Ta. However, this results in the problem of soft errors due to a decrease in the amount of charge stored in the memory cell.

この問題を解決するために、ソフトエラ”−等のビット
誤りをメモリ内で自動的に訂正するオンチップＦＣＣが
提案されている。このようなオンチップＥＣＣの自己訂
正方式としては、水平垂直・譬すティ方式、−１ミング
コード方式等が主に用いられている。In order to solve this problem, an on-chip FCC has been proposed that automatically corrects bit errors such as "soft errors" in the memory. The most commonly used methods are the -1 ming code method and the -1 ming code method.

上記水平垂直メモリティ方式は、第６図に示すように、
１本のワード線ＷＬを選択したとき忙読み出される多数
の情報ビットをｍビット毎に分割してｎ個のブロックと
し、これらを仮想的に並列に並べたｍ行ｎ列の行列にお
いて算出した水平／４リティ、垂直パリティを検査ビッ
トの中に蓄える方式である。読み出しの際にも同様な操
作を行ない、新たに算出した水平ノ＋リティ。The horizontal/vertical memory method described above is as shown in FIG.
A large number of information bits that are read out when one word line WL is selected is divided into n blocks by m bits, and these are virtually arranged in parallel in an m-by-n matrix. /4 parity and vertical parity are stored in check bits. Perform the same operation when reading, and newly calculate the horizontal no + ratio.

ＩＩＩ　＊　ｉリティとすでに検査げツ）Ｋ蓄えられて
いる情報とを比較し、水平および垂直ノ臂すティが両方
共一致しない時に、その交点にある情報ビットは不良で
あると判定し、そのデータを反転修正する。仁の際、仮
想的に設定したｍ行ｎ列の行も列も必ず偶数であること
は、メモリ自体が２ａ行Ｘ　２”列に構成されているこ
とから明らかである。III * Compare the information that has already been checked and stored, and when both the horizontal and vertical positions do not match, the information bit at the intersection is determined to be defective, and the Invert and correct the data. It is clear from the fact that the memory itself is arranged in 2a rows and 2'' columns that the virtually set m rows and n columns are always even numbers.

〔背景技術の問題点〕[Problems with background technology]

ところで、通常ＤＲＡＭのセルプレート電位は、ｖ１！
ｌ！（電源電位）もしくはｖａ、（接地電位）に設定さ
れる。そして、電源の投入後、セルプレートが上記設定
電位に達すると、全てのセルノードはグレート電位に依
存してプレート電位に近い電位となる。しかし、同じ電
位のセルから情報を読み出した場合でも、センスアンプ
に接続されるビット線対（ＢＬ、ＢＬ）のどちらに付随
するセルであるかによって出力データの＠１＃。By the way, the cell plate potential of a normal DRAM is v1!
l! (power supply potential) or va, (ground potential). After the power is turned on, when the cell plate reaches the set potential, all the cell nodes have a potential close to the plate potential depending on the gray potential. However, even when information is read from cells with the same potential, the output data @1# depends on which of the bit line pair (BL, BL) connected to the sense amplifier the cell is associated with.

１０”は異なる。10” is different.

ここで前述したようなｍ行ｎ列の行列を考えた場合、電
源投入直後の各情報ビットの値は全て＠１′か全て１０
”のいずれかＫなる。この際ｍ、ｎ共に偶数であること
から、算出した水平、垂直・ｆリティは必ず＠０”にな
るべきである。ととろが、検査ビットの情報も各情報ビ
ットの値と同様にセンスアンプに接続されるビット線対
のどちらに付随するかによって異なるため、各情報ビッ
トの内容が全て“１１である場合には、検査ビットの内
容も全て＠ｌ”になってしまう、このため、電源投入後
初めてＥＣＣを働かせる前には、情報ビットと検査ビッ
トとの相関がとれるような初期化が必要となる。この初
期化に要する時間は、ＲＡＭの高集積化が進めば進むほ
ど長くな）、その対策が望まれている。If we consider a matrix with m rows and n columns as described above, the value of each information bit immediately after power is turned on is either all @1' or all 10.
In this case, both m and n are even numbers, so the calculated horizontal, vertical, and f-rity should always be @0. However, like the value of each information bit, the information on the check bits differs depending on which bit line pair is connected to the sense amplifier, so if the contents of each information bit are all "11", The contents of the check bits are also all @l''. Therefore, before the ECC is activated for the first time after the power is turned on, initialization is required to establish a correlation between the information bits and the check bits. The time required for this initialization becomes longer as RAM becomes more highly integrated), and a countermeasure for this problem is desired.

〔発明の目的〕[Purpose of the invention]

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、電源の投入と同時に情報ビッ
トと検査ビットとを矛盾しない状態にでき、初期化を必
要としないオンチップメモリ検査回路を提供することで
ある。This invention was made in view of the above circumstances,
The purpose is to provide an on-chip memory test circuit that can bring information bits and test bits into a consistent state as soon as power is turned on, and that does not require initialization.

〔発明の概要〕[Summary of the invention]

すなわち、この発明においては、上記の目的を達成する
ために、ワード線選択アドレスを用いて検査ビットの情
報が常に情報ビットと相関が取れるように変換するスイ
ッチング回路を設けたものである。That is, in order to achieve the above object, the present invention is provided with a switching circuit that uses a word line selection address to convert the information of the check bit so that it always correlates with the information bit.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例について図面を参照して説明
する。第１図におけるセンスアンプ１１．１１の両端に
はそれぞれ、ビット線対ＢＬ　、ＢＬが接続されるとと
もに、図示しない入出力回路が接続される。上記ビット
線対ＢＬ。An embodiment of the present invention will be described below with reference to the drawings. A pair of bit lines BL and BL are connected to both ends of the sense amplifiers 11 and 11 in FIG. 1, respectively, and an input/output circuit (not shown) is connected thereto. The above bit line pair BL.

「τとワード線ＷＬ　、ＷＬとの各交差位置には、メモ
リセルＪ　２ａ　Ｊ　ｊ　＃・・・が配設される。上記
各メモリセル１２は、転送用ＭＯＳトランジスタＱと情
報記憶用キャノぐシタＣとから成ル、ローデコーダ１３
１．１３ｍの出力によって選択される。上記ローテ；−
ダ１３１，１３．にばそれぞれ、ワード線選択アドレス
信号Ａ１．Ａ４が供給され、この信号ｊＪ、Ａ４によっ
てＶット線対ＢＬ、ＢＬのどちらに付随するメモリセル
１２を選択するかが選択される。そこで、上記ワード線
選択アドレス信号Ａ４．／Ｊ”を用いて、電源投入時に
検査ビットが＠ｌ＃となる側を反転させてやれば、検査
ビットの内容は“Ｏ′とな多情報ビットとの相関がとれ
る。例えば、ワード線選択アドレス信号■を選択した時
に検査ビットが″１′となってしまう時の読み出し回路
例を第２図に示す。Memory cells J 2a J j # . . . are arranged at each intersection of τ and the word lines WL, WL. Consisting of Sita C and low decoder 13
Selected by 1.13m output. The above rotation;-
Da 131, 13. word line selection address signals A1 . A4 is supplied, and which of the Vt line pair BL, BL is associated with the memory cell 12 is selected by the signals jJ and A4. Therefore, the word line selection address signal A4. /J" to invert the side where the check bit becomes @l# when the power is turned on, the content of the check bit becomes "O', which correlates with the multi-information bit. For example, FIG. 2 shows an example of a readout circuit when the check bit becomes "1" when the word line selection address signal (2) is selected.

第２図において、スイッチ回路１４には、検査ビット内
の水平または垂直パリティ情報Ａ。In FIG. 2, the switch circuit 14 stores horizontal or vertical parity information A in the check bits.

Ｂが供給され、上記ワード線選択アドレス信号Ａｉ　、
　ＡＩ　Ｋ基づいて上記水平または垂直ｉＪ？　ＩＪテ
ィ情報Ａ、Ｂをそのまま次段ＯエクスクルーシブオアＩ
’−）７５１．１５．に供給するか１インバータ１６１
．１６．によシ反転して供給するかを選択する。上記エ
クスクル−シブオアゲート１５１，１５１の他方の入力
端には、算出された水平または垂直／４’　ＩＪティＡ
７．Ｂ／が供給されておシ、その出力がアンドゲートＪ
７に供給される。このアンドゲート１７の出力は、選択
されたメモリセル内の情報Ｃとともにエクスクル−シブ
オアゲート１８に供給され、このエクスクル−シブオア
ゲート１８の出力端からｒＡシ検査後のメモリセルへの
再書き込み情報ｃ、Ｉを得るようにして成る。B is supplied, and the word line selection address signals Ai,
Horizontal or vertical iJ above based on AI K? IJ tee information A, B as is next stage O exclusive or I
'-)751.15. 1 inverter 161
．． 16. Select whether to invert or feed. The other input terminal of the exclusive OR gates 151, 151 is connected to the calculated horizontal or vertical /4' IJT A.
7. B/ is supplied and its output is AND gate J
7. The output of the AND gate 17 is supplied to the exclusive OR gate 18 together with the information C in the selected memory cell, and from the output terminal of the exclusive OR gate 18 the rewrite information c, I to the memory cell after the rA check is sent. This is done in such a way as to obtain.

上記のような構成において、ワード線選択アドレス信号
Ａｔｅη“によ、９Ｎチヤネル形のｍ８　）ランソスタ
Ｑ１＊ＱｓおよびＱｘ＊Ｑ４を導通制御し、ワード線選
択アドレス信号Ａｉが選択された時にはインバータ１６
％ｌＣよ〕パリティを［ｉｔしてエクスクル−シブオア
ｆ−）Ｊ５１４Ｃ供給する。そして、情報ビットの算出
値Ａ′と比較して読み出すべき情報がエラーか否かを判
定し、エラーの時には修正する。こうすることによシ、
電源の投入後に情報ビットと検査ビットの相関を取るこ
とができる。In the above configuration, the word line selection address signal Ateη" controls the conduction of the 9N channel type m8) running stars Q1*Qs and Qx*Q4, and when the word line selection address signal Ai is selected, the inverter 16
%lC] parity [it is exclusive or f-] J514C. Then, it is compared with the calculated value A' of the information bit to determine whether or not the information to be read is an error, and if it is an error, it is corrected. By doing this,
After the power is turned on, the information bits and the test bits can be correlated.

ところで、読み出し時に検査ビットの内容を反転させる
ならば、検査ビットに情報を蓄える際にも反転させる必
要がある。第３図は、検査ビットに情報を蓄える際に、
ワード線選択アドレス信号Ａ１．ＡＩ　Ｋ基づいて算出
された水平または垂直ｉ４リティＡ／　、　Ｂ／をその
ｔま書き込むか反転して書き込むかを選択するための書
き込み回路例を示している。すなわち、ワード線選択信
号Ａｌ、ＡＩ　ＫよってＮチャネル形のＭＯ８）ランノ
スタＱｓ＊Ｑｓがそれぞれ導通制御され、ワード線選択
信号Ａ１が＠ｌ”レベルの時に水平または垂直ノ９リテ
ィＡＩ、Ｂｌをインバータ１９によ〕反転して検査ビッ
トに供給する。一方、ワード線選択信号Ａｉが″″１ｍ
１ｍレベルは上記水平または垂直パリティＡ／、Ｂ／″
ｆ：そのまま検査ピクトに供給する。このような回路を
用いることによシ、ワード線選択信号ＡＩが選択された
時の検査ビットに反転情報を蓄えることができ、検査ビ
ットと情報ビットとの相関を常にとることができる。By the way, if the contents of the check bits are inverted during reading, it is also necessary to invert them when storing information in the check bits. Figure 3 shows that when storing information in the check bit,
Word line selection address signal A1. An example of a write circuit is shown for selecting whether to write the horizontal or vertical i4 properties A/, B/ calculated based on AIK to that point or invert them. That is, the conduction of the N-channel type MO8) runnostars Qs*Qs is controlled by the word line selection signals Al and AIK, and when the word line selection signal A1 is at the @l'' level, the horizontal or vertical control signals Al and Bl are inverted. 19] and supplies it to the test bit. On the other hand, the word line selection signal Ai is
1m level is the above horizontal or vertical parity A/, B/''
f: Supplied as is to the test pictogram. By using such a circuit, inversion information can be stored in the test bit when the word line selection signal AI is selected, and the correlation between the test bit and the information bit can always be established.

このような構成によれば、ワード線選択アドレス信号を
用いて検査ビットの内容を常に情報ビットの内容と相関
が取れるようにできる。With this configuration, the contents of the check bits can always be correlated with the contents of the information bits using the word line selection address signal.

すなわち、電源投入後、検査ビットの内容が情報ビット
の内容と相関が取れない場合には、検査ビットの内容を
反転して読み出し、あるいは反転して書き込むことによ
シ相関が取れたものとみなす。従って、ＲＡＭへの電源
投入後の面倒な初期化は不要となシ、イニシャライズ時
間を大幅に短縮できる。In other words, if the contents of the check bits cannot be correlated with the contents of the information bits after the power is turned on, it is assumed that the correlation has been established by inverting the contents of the check bits and reading or writing them inverted. . Therefore, there is no need for troublesome initialization after power is applied to the RAM, and the initialization time can be significantly shortened.

第４図は、上記第２図に示した読み出し回路の他の構成
例を示すもので、エクスクル−シブオアダート１５１．
１６ｇによシ検査ビット内の水平または垂直ノ４リティ
情報Ａ、Ｂと算出された水平または垂直ノ臂すティＡ／
、Ｂｌとが一致しているか否か比較した後に、このエク
スクル−シブオアゲート１５１　．１５．の出力をその
まま用いるか反転して用いるかをスイッチング回路１４
によって選択するようにしている。第４図において、前
記第３図と同一構成部には同じ符号を付してその詳細な
説明は省略する。FIG. 4 shows another example of the configuration of the readout circuit shown in FIG. 2, in which the exclusive or dirt 151.
16g, the horizontal or vertical angle information A, B in the check bit and the calculated horizontal or vertical angle A/B.
, Bl, and then this exclusive or gate 151 . 15. The switching circuit 14 determines whether to use the output as it is or invert it.
I try to choose according to. In FIG. 4, the same components as those in FIG. 3 are given the same reference numerals, and detailed explanation thereof will be omitted.

上記のような構成において、検査ビットの内容が”１”
であれば情報ビットの算出値と必ず一致しないため、こ
のような構成でも前記第２図の回路と同様な動作を行な
い同じ効果が得られる。In the above configuration, if the content of the check bit is “1”
If so, it will not always match the calculated value of the information bit, so even with this configuration, the same operation as the circuit shown in FIG. 2 can be performed and the same effect can be obtained.

なお、この発明は上述した実施例に限定されるものでは
なく、種々の変形が可能であシ、例えば第２図、第３図
および第４図におけるＮチャネル形のＭＯＳトランジス
タをＰチャネル形に変え、ワード線選択アドレス信号Ａ
ｌｔ−Ａｔに、ＡｌｔＡＩに変えても良い。また、第２
図、第３図および第４図におけるスイッチング回路に変
えて、第５図に示すようなエクスクル−シブオア回路２
０を用いれば、アドレス入力を１つにすることもできる
。Note that the present invention is not limited to the embodiments described above, and various modifications are possible. For example, the N-channel type MOS transistor in FIGS. 2, 3, and 4 may be changed to a P-channel type. change, word line selection address signal A
It may be changed to lt-At or AltAI. Also, the second
In place of the switching circuits shown in FIGS. 3 and 4, an exclusive OR circuit 2 as shown in FIG.
If 0 is used, the number of address inputs can be reduced to one.

〔発明の効果〕〔Effect of the invention〕

以上説明したようにこの発明によれば、電源の投入と同
時に情報ビットと検査ビットとを矛盾しない状態にでき
、初期化を必要としないオンチップメモリ検査回路が得
られる。As described above, according to the present invention, an on-chip memory test circuit can be obtained which can bring information bits and test bits into a consistent state as soon as the power is turned on, and which does not require initialization.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ないし第３図はそれぞれこの発明の一実施例に係
わるオンチップメモリ検査回路について説明するための
図、第４図および第５図はそれぞれこの発明の他の実施
例について説明するための図、第６図は従来のオンチッ
プメモリ検査回路について説明するための図である。 １４・・・スイッチング回路、Ａｉ＝Ａｉ・・・ワード
線選択アドレス信号％　Ａ＃Ｂ・・・検査ビット内の水
平または垂直ｔ４リティ情報　Ａ／　、　Ｂ／・・・算
出された水平または垂直／４リテイ、Ｃ・・・選択され
たメモリセル内の情報、Ｃ／・・・誤り検査後のメモリ
セルへＯ再書き込み情報。 出願人代理人　　弁理士　鈴　圧式　彦第３図 第４図 ？０ 第５図1 to 3 are diagrams for explaining an on-chip memory testing circuit according to one embodiment of the present invention, and FIGS. 4 and 5 are diagrams for explaining other embodiments of the present invention, respectively. 6 are diagrams for explaining a conventional on-chip memory testing circuit. 14...Switching circuit, Ai=Ai...Word line selection address signal % A#B...Horizontal or vertical t4 property information in inspection bit A/, B/...Calculated horizontal or vertical/ 4 retrieval, C... Information in the selected memory cell, C/... O rewrite information to the memory cell after error checking. Applicant's agent Patent attorney Rin Ushiki Hiko Figure 3 Figure 4? 0 Figure 5

Claims (3)

【特許請求の範囲】[Claims] （１）半導体基板上に水平垂直パリティ方式の誤り訂正
回路を設けたダイナミックＲＡＭにおいて、ワード線選
択アドレス信号に基づいて情報を反転させるか否かを選
択するスイッチング回路を設け、電源投入時に情報ビッ
トの情報と検査ビットの情報との相関を取ることを特徴
とするオンチップメモリ検査回路。(1) In a dynamic RAM in which a horizontal/vertical parity type error correction circuit is provided on a semiconductor substrate, a switching circuit is provided to select whether or not to invert information based on a word line selection address signal. An on-chip memory testing circuit characterized in that it correlates information in a test bit with information in a test bit. （２）前記スイッチング回路は、ワード線選択アドレス
信号に基づいて検査ビットの情報を反転させるか否かを
選択し、検査ビットの初期設定を行なうものであること
を特徴とする特許請求の範囲第１項記載のオンチップメ
モリ検査回路。(2) The switching circuit selects whether or not to invert the information of the test bit based on the word line selection address signal, and initializes the test bit. The on-chip memory testing circuit according to item 1. （３）前記スイッチング回路は、誤り訂正信号を前記ワ
ード線選択アドレス信号に対応して切を換えることによ
り、検査ビットの情報と情報ビットの情報との相関を取
るものであることを特徴とする特許請求の範囲第１項記
載のオンチップメモリ検査回路。(3) The switching circuit is characterized in that the error correction signal is switched in accordance with the word line selection address signal, thereby correlating the information of the check bits and the information of the information bits. An on-chip memory testing circuit according to claim 1.