JP2642094B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔発明の概要〕 メモリ内で発生するビツト誤りを自動的に訂正する誤
り訂正回路を内蔵する半導体記憶装置で、電源投入後、
自動的に設定されるメモリセルの記憶情報に着目し、ビ
ツト線対の一方のビツト線に接続しているメモリセルが
属する誤り訂正符号グループのパリティの偶数または奇
数と、ビツト線対の他方のビツト線に接続しているメモ
リセルが属する誤り訂正符号グループのパリテイの偶数
または奇数とを相互に反対に設定することにより、検査
セル情報の初期設定を不要とするもので、さらにセルプ
レート電位を接地することにより、電源投入後の時間に
かかわらず、物理的“0"状態、すなわち初期設定が自動
的に行える。
り訂正回路を内蔵する半導体記憶装置で、電源投入後、
自動的に設定されるメモリセルの記憶情報に着目し、ビ
ツト線対の一方のビツト線に接続しているメモリセルが
属する誤り訂正符号グループのパリティの偶数または奇
数と、ビツト線対の他方のビツト線に接続しているメモ
リセルが属する誤り訂正符号グループのパリテイの偶数
または奇数とを相互に反対に設定することにより、検査
セル情報の初期設定を不要とするもので、さらにセルプ
レート電位を接地することにより、電源投入後の時間に
かかわらず、物理的“0"状態、すなわち初期設定が自動
的に行える。
本発明は、メモリ内で発生するビツト誤りを自動的に
訂正する誤り訂正回路を内蔵する半導体記憶装置に係
り、特に検査情報の初期設定を必要としない半導体記憶
装置に関するものである。
訂正する誤り訂正回路を内蔵する半導体記憶装置に係
り、特に検査情報の初期設定を必要としない半導体記憶
装置に関するものである。
従来のこの種の半導体記憶装置としては、水平垂直パ
リテイ符号を１本のワード線に接続する複数のメモリセ
ルに適用させることにより、ビツト誤りを自動的に訂正
する半導体記憶装置を先に提案している（特願昭56−37
223号，特開昭57−152597号公報）。第３図がその構成
例であり、また第４図に水平垂直パリテイ符号による誤
り訂正の原理を示している。まず第４図から誤り訂正の
原理を説明する。読出される出力ビツト30は１個の誤り
訂正符号を形成するビツト情報であり、このビツト情報
を同図右に示す２次元マトリクスに展開する。28は１個
の垂直群、29は１個の水平群を示し、各垂直群，各水平
群のパリテイは一定（例えば偶数パリテイが成立してい
る。）である。従つて、本実施例では25のビツト情報の
うち、独立なビツト情報は16であり、31は４個の水平パ
リテイビツト、32は４個の垂直パリテイビツト、そして
33は水平垂直パリテイビツトである。いま、読出される
出力ビツト30のビツト情報を読出すとき、この読出され
る出力ビツト30のビツト情報が属する垂直群28および水
平群29のパリテイをチエツクする。ともにパリテイエラ
が発生したとき、それは読出される出力ビツト30のビツ
ト情報のエラを意味するので、読出される出力ビツト30
のビツト情報を反転、即ち訂正して出力する。これが水
平垂直パリテイ符号による誤り訂正の原理であり、27の
水平垂直パリテイ符号が同時にアクセスされる、例えば
同一ワード線に接続しているメモリセル情報に対応す
る。
リテイ符号を１本のワード線に接続する複数のメモリセ
ルに適用させることにより、ビツト誤りを自動的に訂正
する半導体記憶装置を先に提案している（特願昭56−37
223号，特開昭57−152597号公報）。第３図がその構成
例であり、また第４図に水平垂直パリテイ符号による誤
り訂正の原理を示している。まず第４図から誤り訂正の
原理を説明する。読出される出力ビツト30は１個の誤り
訂正符号を形成するビツト情報であり、このビツト情報
を同図右に示す２次元マトリクスに展開する。28は１個
の垂直群、29は１個の水平群を示し、各垂直群，各水平
群のパリテイは一定（例えば偶数パリテイが成立してい
る。）である。従つて、本実施例では25のビツト情報の
うち、独立なビツト情報は16であり、31は４個の水平パ
リテイビツト、32は４個の垂直パリテイビツト、そして
33は水平垂直パリテイビツトである。いま、読出される
出力ビツト30のビツト情報を読出すとき、この読出され
る出力ビツト30のビツト情報が属する垂直群28および水
平群29のパリテイをチエツクする。ともにパリテイエラ
が発生したとき、それは読出される出力ビツト30のビツ
ト情報のエラを意味するので、読出される出力ビツト30
のビツト情報を反転、即ち訂正して出力する。これが水
平垂直パリテイ符号による誤り訂正の原理であり、27の
水平垂直パリテイ符号が同時にアクセスされる、例えば
同一ワード線に接続しているメモリセル情報に対応す
る。
第３図に示す構成例では、１がメモリセル、２がパリ
テイ情報を記憶する検査セル、３−1,3−２が７で示す
センス回路に接続される対をなすビツト線、４−1,4−
２が８で示す検査用センス回路に接続される対をなす検
査ビツト線、５−1,5−２が６−1,6−２で示すセルアレ
イ内のワード線、９がワードドライバを含むロウデコー
ダ、10がロウアドレス信号、窒1,12が水平群29（第４図
に図示）を選択する水平群セレクタおよび垂直群28を選
択する垂直群セレクタ、13がメモリセル用マルチプレク
サ、14が検査セル用マルチプレクサ、15,16が水平群パ
リテイチエツク回路および垂直群パリテイチエツク回
路、17−１がANDゲート、18,22,23−1,23−2,23−３がE
ORゲート、19が出力端子、20が入力端子、21が書込時に
オンとなるスイツチ、34が検査セル情報初期設定回路で
ある。この構成例においては、読出し時に13のマルチプ
レクサで読出しメモリセル情報が選択されるとともに、
11,12のセレクタで読出しメモリセル情報が属する一つ
の水平群および垂直群が選択され、15,16のパリテイチ
エツク回路でパリテイが調べられる。この例は偶数パリ
テイを前提とした回路構成であり、パリテイチエツク回
路15,16でともにパリテイエラが発生したときのみ17−
１のANDゲートの出力は“1"となり、読出しメモリセル
情報が18のEORゲートで訂正され出力される。また、書
込み時には、メモリセル１への書込動作と同時に、書込
みメモリセルの以前の記憶情報と書込みデータが異なる
場合にのみ書込みメモリセルが有する水平群の水平パリ
ティビットおよび垂直群の垂直パリティビット、および
水平垂直パリティビットの３情報を、検査セル用マルチ
プレクサ14、EORゲート22、23−１、23−２及び23−３
を用いて反転させる。これにより偶数パリティは維持さ
れる。
テイ情報を記憶する検査セル、３−1,3−２が７で示す
センス回路に接続される対をなすビツト線、４−1,4−
２が８で示す検査用センス回路に接続される対をなす検
査ビツト線、５−1,5−２が６−1,6−２で示すセルアレ
イ内のワード線、９がワードドライバを含むロウデコー
ダ、10がロウアドレス信号、窒1,12が水平群29（第４図
に図示）を選択する水平群セレクタおよび垂直群28を選
択する垂直群セレクタ、13がメモリセル用マルチプレク
サ、14が検査セル用マルチプレクサ、15,16が水平群パ
リテイチエツク回路および垂直群パリテイチエツク回
路、17−１がANDゲート、18,22,23−1,23−2,23−３がE
ORゲート、19が出力端子、20が入力端子、21が書込時に
オンとなるスイツチ、34が検査セル情報初期設定回路で
ある。この構成例においては、読出し時に13のマルチプ
レクサで読出しメモリセル情報が選択されるとともに、
11,12のセレクタで読出しメモリセル情報が属する一つ
の水平群および垂直群が選択され、15,16のパリテイチ
エツク回路でパリテイが調べられる。この例は偶数パリ
テイを前提とした回路構成であり、パリテイチエツク回
路15,16でともにパリテイエラが発生したときのみ17−
１のANDゲートの出力は“1"となり、読出しメモリセル
情報が18のEORゲートで訂正され出力される。また、書
込み時には、メモリセル１への書込動作と同時に、書込
みメモリセルの以前の記憶情報と書込みデータが異なる
場合にのみ書込みメモリセルが有する水平群の水平パリ
ティビットおよび垂直群の垂直パリティビット、および
水平垂直パリティビットの３情報を、検査セル用マルチ
プレクサ14、EORゲート22、23−１、23−２及び23−３
を用いて反転させる。これにより偶数パリティは維持さ
れる。
従来の半導体記憶装置の構成は、書込時にそれまでの
パリテイ関係を用いて検査セル情報を更新するので、偶
数パリテイが成立するように最初全メモリセルおよび全
検査セルを“0"に初期設定する必要があり、そのための
第３図に示す検査セル情報初期設定回路のような付加回
路あるいは付加外部端子が必要であった。全メモリセル
及び全検査セルの初期設定は以下のように行われる。ま
ず、パリティビット（水平パリティビット、垂直パリテ
ィビット、及び水平垂直パリティビット）である検査セ
ルの更新が行われないよう、EOR回路23−１、23−２及
び23−３（以下23−１〜３と称する）の出力信号の検査
セル用マルチプレクサ14への影響を抑制する。次に、メ
モリセル１ビットを“0"に強制的に初期設定する。さら
に初期設定したメモリセルに対応する検査セルを“0"に
強制的に初期設定する。強制的な初期設定はすべてのメ
モリセル及び各メモリセルに対応した検査セルに対して
行う。このとき、冗長ではあるが、検査セルは何回も更
新される。情報ビット幅が（2m）×（2k）あるとする
と、その回数だけ初期設定が行われる。メモリセルへの
初期設定は入力端子20から可能であるので検査用セル情
報初期設定回路34はそれ以外の機能を有する。また、第
３図における検査用セル情報初期設定回路34の出力から
検査セル用マルチプレクサー14への入力する信号とは、
EOR回路23−１、23−２及び23−３（以下23−１〜３と
称する）の出力信号の検査セル用マルチプレクサ14への
影響を抑制する制御信号並びに検査セル情報信号及び検
査セルのアドレス信号である。なお、通常の書込の際に
は検査用セル情報初期設定回路34は動作しない。
パリテイ関係を用いて検査セル情報を更新するので、偶
数パリテイが成立するように最初全メモリセルおよび全
検査セルを“0"に初期設定する必要があり、そのための
第３図に示す検査セル情報初期設定回路のような付加回
路あるいは付加外部端子が必要であった。全メモリセル
及び全検査セルの初期設定は以下のように行われる。ま
ず、パリティビット（水平パリティビット、垂直パリテ
ィビット、及び水平垂直パリティビット）である検査セ
ルの更新が行われないよう、EOR回路23−１、23−２及
び23−３（以下23−１〜３と称する）の出力信号の検査
セル用マルチプレクサ14への影響を抑制する。次に、メ
モリセル１ビットを“0"に強制的に初期設定する。さら
に初期設定したメモリセルに対応する検査セルを“0"に
強制的に初期設定する。強制的な初期設定はすべてのメ
モリセル及び各メモリセルに対応した検査セルに対して
行う。このとき、冗長ではあるが、検査セルは何回も更
新される。情報ビット幅が（2m）×（2k）あるとする
と、その回数だけ初期設定が行われる。メモリセルへの
初期設定は入力端子20から可能であるので検査用セル情
報初期設定回路34はそれ以外の機能を有する。また、第
３図における検査用セル情報初期設定回路34の出力から
検査セル用マルチプレクサー14への入力する信号とは、
EOR回路23−１、23−２及び23−３（以下23−１〜３と
称する）の出力信号の検査セル用マルチプレクサ14への
影響を抑制する制御信号並びに検査セル情報信号及び検
査セルのアドレス信号である。なお、通常の書込の際に
は検査用セル情報初期設定回路34は動作しない。
本発明は従来の欠点を除去するするため、電源投入
後、自動的に設定されるメモリセルの記憶情報に着目
し、誤り検出回路に、ビツト線対の一方のビツト線に接
続しているメモリセルの情報検査時と、他方のビツト線
に接続しているメモリセルの情報検査時のそれぞれの場
合に、同一誤り訂正符号グループに属するビツト線情報
および検査ビツト線情報の偶数，奇数パリテイを調べ、
互いに反対に設定する手段を備えたことを特徴としてい
る。
後、自動的に設定されるメモリセルの記憶情報に着目
し、誤り検出回路に、ビツト線対の一方のビツト線に接
続しているメモリセルの情報検査時と、他方のビツト線
に接続しているメモリセルの情報検査時のそれぞれの場
合に、同一誤り訂正符号グループに属するビツト線情報
および検査ビツト線情報の偶数，奇数パリテイを調べ、
互いに反対に設定する手段を備えたことを特徴としてい
る。
本発明はビツト線対の一方のビツト線に接続している
メモリセルが属する誤り訂正符号グループのパリテイの
偶数，奇数と、ビツト線対の他方のビツト線に接続して
いるメモリセルが属する誤り訂正符号グループのパリテ
イの偶数，奇数を反対に設定することにより、検査セル
情報の初期設定は不要となり、さらに、セルプレート電
位を 接地することにより、電源投入後の時間にかかわ
らず物理的“0"状態、即ち初期設定が自動的に行える。
以下図面により説明する。
メモリセルが属する誤り訂正符号グループのパリテイの
偶数，奇数と、ビツト線対の他方のビツト線に接続して
いるメモリセルが属する誤り訂正符号グループのパリテ
イの偶数，奇数を反対に設定することにより、検査セル
情報の初期設定は不要となり、さらに、セルプレート電
位を 接地することにより、電源投入後の時間にかかわ
らず物理的“0"状態、即ち初期設定が自動的に行える。
以下図面により説明する。
第１図は本発明の実施例であり、第３図と同じ符号は
同じ部分を示す。第３図の従来構成と異る点は、24−１
で示す誤り検出回路の部分であり、10−１はロウアドレ
ス信号の一つであり、セルアレイ６−１を選択するとき
に“1"、セルアレイ６−２を選択するときに“0"となる
信号である。また15′および16′は第３図の15,16のパ
リテイチエツク回路と同様の回路であるが、入力ビツト
数がそれぞれ１ビツトずつ多い。
同じ部分を示す。第３図の従来構成と異る点は、24−１
で示す誤り検出回路の部分であり、10−１はロウアドレ
ス信号の一つであり、セルアレイ６−１を選択するとき
に“1"、セルアレイ６−２を選択するときに“0"となる
信号である。また15′および16′は第３図の15,16のパ
リテイチエツク回路と同様の回路であるが、入力ビツト
数がそれぞれ１ビツトずつ多い。
ところで電源投入後の１で示すメモリセルおよび２で
示す検査セル内のノードN1の電位は、それぞれメモリセ
ル１および検査セル２のノードN2のセルプレート電位を
電源電圧Vccとすると、最初電源電圧Vccレベルに昇圧さ
れ、その後数10秒してリークなどの放電により0Vレベル
に落ち着く。またメモリセル１および検査セル２のセル
プレート電位をVss、即ち接地レベルとすると、ノードN
1の電位は電源投入直後より0Vレベルに落ち着く。従つ
て、電源投入後の全メモリセルおよび全検査セルの状態
は、物理的“0"（Low状態）あるいは物理的“1"（High
状態）となる。
示す検査セル内のノードN1の電位は、それぞれメモリセ
ル１および検査セル２のノードN2のセルプレート電位を
電源電圧Vccとすると、最初電源電圧Vccレベルに昇圧さ
れ、その後数10秒してリークなどの放電により0Vレベル
に落ち着く。またメモリセル１および検査セル２のセル
プレート電位をVss、即ち接地レベルとすると、ノードN
1の電位は電源投入直後より0Vレベルに落ち着く。従つ
て、電源投入後の全メモリセルおよび全検査セルの状態
は、物理的“0"（Low状態）あるいは物理的“1"（High
状態）となる。
この事実に着目し、第１図のセルアレイ６−１および
セルアレイ６−２内に存在するメモリセル情報の読出し
動作をセルプレート電位が0Vとして次に説明する。セル
アレイ６−１内のワード線５−１が選択されると、この
ワード線５−１に接続しているメモリセル１および検査
セル２の物理的“0"情報がビット線３−１及び検査ビッ
ト線４−１上に現れる。その後センス回路７及び検査用
センス回路８で、ビット線３−２上の参照信号をもとに
増幅動作が行われ、ビット線３−１及び検査ビット線４
−１上の微小信号は増幅され、ビット線３−２等を通し
て水平群および垂直群セレクタ11及び12あるいはメモリ
セル用マルチプレクサ13に与えられる。
セルアレイ６−２内に存在するメモリセル情報の読出し
動作をセルプレート電位が0Vとして次に説明する。セル
アレイ６−１内のワード線５−１が選択されると、この
ワード線５−１に接続しているメモリセル１および検査
セル２の物理的“0"情報がビット線３−１及び検査ビッ
ト線４−１上に現れる。その後センス回路７及び検査用
センス回路８で、ビット線３−２上の参照信号をもとに
増幅動作が行われ、ビット線３−１及び検査ビット線４
−１上の微小信号は増幅され、ビット線３−２等を通し
て水平群および垂直群セレクタ11及び12あるいはメモリ
セル用マルチプレクサ13に与えられる。
この種の半導体記憶装置では、センス回路を介して２
つのビット線が対をなしており、各ビット線にメモリセ
ルが接続される。一方、入出力回路はビット線対のどち
らかの線に接続されるので、入出力側からセルデータを
見たときセンス回路を介して片側のセルアレイデータは
論理情報として“0"が、もう一方のセルアレイデータは
論理情報として“1"が初期設定されたことになる。
つのビット線が対をなしており、各ビット線にメモリセ
ルが接続される。一方、入出力回路はビット線対のどち
らかの線に接続されるので、入出力側からセルデータを
見たときセンス回路を介して片側のセルアレイデータは
論理情報として“0"が、もう一方のセルアレイデータは
論理情報として“1"が初期設定されたことになる。
すなわち、ビット線３−２上の信号はビット線３−１
の相補信号となるので、はすべて“1"状態となる。
の相補信号となるので、はすべて“1"状態となる。
従ってこれらの情報を先に述べた第４図のように２次
元上に再配置すると、通常情報ビット幅は（2m）×（2
k）（m,kは整数）であり、偶数であるので、水平群及び
垂直群に各１個の検査ビットが存在することを考えると
総ビット数が奇数であり、各ビットが“1"状態であるの
で、すべての水平群および垂直群では奇数パリテイが成
立する。
元上に再配置すると、通常情報ビット幅は（2m）×（2
k）（m,kは整数）であり、偶数であるので、水平群及び
垂直群に各１個の検査ビットが存在することを考えると
総ビット数が奇数であり、各ビットが“1"状態であるの
で、すべての水平群および垂直群では奇数パリテイが成
立する。
一方、第１図においてパリテイ設定用ロウアドレス信
号10−１は、セルアレイ６−１を選択しているので“1"
の信号を有する。
号10−１は、セルアレイ６−１を選択しているので“1"
の信号を有する。
水平群および垂直群の奇数パリテイがそれぞれ破壊さ
れたとき、水平群又は垂直群のみでは偶数パリテイとな
り、さらにパリテイ設定用アドレス信号の“1"加えて奇
数パリテイが成立する。従って、水平群および垂直群の
奇数パリテイがともに破壊されたとき、誤り検出回路24
−１の出力が“1"となるため、EORゲート18により出力
が訂正される。
れたとき、水平群又は垂直群のみでは偶数パリテイとな
り、さらにパリテイ設定用アドレス信号の“1"加えて奇
数パリテイが成立する。従って、水平群および垂直群の
奇数パリテイがともに破壊されたとき、誤り検出回路24
−１の出力が“1"となるため、EORゲート18により出力
が訂正される。
一方、セルアレイ６−２内のワード線５−２が選択さ
れると、このワード線に接続されているメモリセル及び
検査セルの物理的“0"情報が３−２で示すビット線上に
現れる。この場合は、センス回路７の動作後、ビット線
３−２はすべて“0"状態となり、これらの情報で構成さ
れる水平垂直パリテイ符号のすべての水平群および垂直
源では偶数パリテイが成立する。しかしながら、この場
合には、10−１のロウアドレス信号が“0"であるので、
従来通りの偶数パリテイチェックが水平群及び垂直群パ
リテイ回路15′、16′で行われ、ともにパリテイエラー
が発生したとき、誤り検出回路24−１の出力が“1"とな
るため、EORゲート18により出力が訂正される。
れると、このワード線に接続されているメモリセル及び
検査セルの物理的“0"情報が３−２で示すビット線上に
現れる。この場合は、センス回路７の動作後、ビット線
３−２はすべて“0"状態となり、これらの情報で構成さ
れる水平垂直パリテイ符号のすべての水平群および垂直
源では偶数パリテイが成立する。しかしながら、この場
合には、10−１のロウアドレス信号が“0"であるので、
従来通りの偶数パリテイチェックが水平群及び垂直群パ
リテイ回路15′、16′で行われ、ともにパリテイエラー
が発生したとき、誤り検出回路24−１の出力が“1"とな
るため、EORゲート18により出力が訂正される。
次に書込動作に関しては、従来例と同様に、メモリセ
ル１への書込み動作と同時に、書込メモリセルの以前の
記憶情報と書込みデータとが異なる場合にのみ書込みメ
モリセルの属する水平群の水平パリティビット、垂直群
の垂直パリティビット及び水平垂直パリティビットのみ
の３情報を、検査セル用マルチプレクサ14、EORゲート2
2、23−１、23−２及び23−３を用いて反転させる。こ
れにより、従来例と同様いパリティは維持される。もと
が、偶数パリティであっても、奇数パリティであっても
維持されることに違いはない。
ル１への書込み動作と同時に、書込メモリセルの以前の
記憶情報と書込みデータとが異なる場合にのみ書込みメ
モリセルの属する水平群の水平パリティビット、垂直群
の垂直パリティビット及び水平垂直パリティビットのみ
の３情報を、検査セル用マルチプレクサ14、EORゲート2
2、23−１、23−２及び23−３を用いて反転させる。こ
れにより、従来例と同様いパリティは維持される。もと
が、偶数パリティであっても、奇数パリティであっても
維持されることに違いはない。
第２図は本発明の要部、すなわち第１図の誤り検出回
路24−１に相当する部分の実施例を示しており、17−１
はANDゲート、17−２はNORゲート、26は10−１で示すロ
ウアドレス信号の一つで制御されるスイツチであり、10
−１の信号が“1"のときNORゲート17−２の出力線25−
２への信号が、また10−１の信号が“0"のときANDゲー
ト17−１の出力線25−１への信号が、それぞれ18のEOR
ゲートに入力される。この24−２で示す誤り検出回路の
論理は第１図の24−１の誤り検出回路の論理と同じであ
り、この実施例によつても、初期設定用付加回路が不要
であることは明らかでかる。
路24−１に相当する部分の実施例を示しており、17−１
はANDゲート、17−２はNORゲート、26は10−１で示すロ
ウアドレス信号の一つで制御されるスイツチであり、10
−１の信号が“1"のときNORゲート17−２の出力線25−
２への信号が、また10−１の信号が“0"のときANDゲー
ト17−１の出力線25−１への信号が、それぞれ18のEOR
ゲートに入力される。この24−２で示す誤り検出回路の
論理は第１図の24−１の誤り検出回路の論理と同じであ
り、この実施例によつても、初期設定用付加回路が不要
であることは明らかでかる。
ところで第１図では説明のわかりやすい対称形ビツト
線構成を例にとり説明したが、折返し形ビツト線構成に
おいても同様であり、ビツト線対のどちらに接続してい
るかによりパリテイの偶数，奇数をかえることにより、
初期設定が不要となる。
線構成を例にとり説明したが、折返し形ビツト線構成に
おいても同様であり、ビツト線対のどちらに接続してい
るかによりパリテイの偶数，奇数をかえることにより、
初期設定が不要となる。
以上説明したように、本発明は、電源投入後自動的に
設定されるメモリセルの記憶情報に着目し、ビツト線対
の一方のビツト線に接続しているメモリセルが属する誤
り訂正符号グループのパリテイの偶数，奇数と，ビツト
線対の他方のビツト線に接続しているメモリセルが属す
る誤り訂正符号グループのパリテイの偶数，奇数を反対
に設定したものであるから、検査セル情報の初期設定用
付加回路を不要にする利点がある。
設定されるメモリセルの記憶情報に着目し、ビツト線対
の一方のビツト線に接続しているメモリセルが属する誤
り訂正符号グループのパリテイの偶数，奇数と，ビツト
線対の他方のビツト線に接続しているメモリセルが属す
る誤り訂正符号グループのパリテイの偶数，奇数を反対
に設定したものであるから、検査セル情報の初期設定用
付加回路を不要にする利点がある。
更に、セルプレート電位を接地することにより、電源
投入後の時間にかかわらず物理的“0"状態、即ち初期設
定が自動的に行える利点がある。
投入後の時間にかかわらず物理的“0"状態、即ち初期設
定が自動的に行える利点がある。
第１図は本発明の実施例、 第２図は本発明の要部の誤り検出回路の実施例、 第３図は従来の半導体記憶装置の構成例、 第４図は誤り訂正の原理図である。 １……メモリセル、２……検査セル、３−1,3−２……
ビツト線対、４−1,4−２……検査ビツト線対、５−1,5
−２……ワード線、６−1,6−２……セルアレイ、７…
…センス回路、８……検査用センス回路、９……ワード
ドライバを含むロウデコーダ、10……ロウアドレス信
号、10−１……ロウアドレス信号の一つ、11……水平群
セレクタ、12……垂直群セレクタ、13……メモリセル用
マルチプレクサ、14……検査セル用マルチプレクサ、1
5,15′……水平群パリテイチエツク回路、16,16′……
垂直群パリテイチエツク回路、17−１……ANDゲート、1
7−２……NORゲート、18,22,23−1,23−2,23−3,……EO
Rゲート、19……出力端子、20……入力端子、24−1,2…
…誤り検出回路、25−1,25−２……出力線、26……スイ
ツチ、27……水平垂直パリテイ符号、28……垂直群、29
……水平群、30……出力ビツト、31……水平パリテイビ
ツト、32……垂直パリテイビツト、33……水平垂直パリ
テイビツト、34……初期設定用付加回路。
ビツト線対、４−1,4−２……検査ビツト線対、５−1,5
−２……ワード線、６−1,6−２……セルアレイ、７…
…センス回路、８……検査用センス回路、９……ワード
ドライバを含むロウデコーダ、10……ロウアドレス信
号、10−１……ロウアドレス信号の一つ、11……水平群
セレクタ、12……垂直群セレクタ、13……メモリセル用
マルチプレクサ、14……検査セル用マルチプレクサ、1
5,15′……水平群パリテイチエツク回路、16,16′……
垂直群パリテイチエツク回路、17−１……ANDゲート、1
7−２……NORゲート、18,22,23−1,23−2,23−3,……EO
Rゲート、19……出力端子、20……入力端子、24−1,2…
…誤り検出回路、25−1,25−２……出力線、26……スイ
ツチ、27……水平垂直パリテイ符号、28……垂直群、29
……水平群、30……出力ビツト、31……水平パリテイビ
ツト、32……垂直パリテイビツト、33……水平垂直パリ
テイビツト、34……初期設定用付加回路。
Claims (2)
- 【請求項１】情報を記憶する複数のメモリセルと、 メモリセル部で発生するビット誤りを検出するためのパ
リティ情報を記憶する複数の検査セルと、 前記メモリセルに接続され、センス回路を介して接続さ
れた情報のやりとりを行う複数のビット線対と、 前記検査セルに接続され、センス回路を介して接続され
たパリティ情報のやりとりを行う複数の検査ビット線対
と、 検査対象のメモリセルが属している誤り訂正符号グルー
プに属する偶数個のビット線情報および１個の検査ビッ
ト線情報のパリティを調べる手段により検査対象のメモ
リセル情報の誤りの有無を検査する誤り検出回路と、 前記誤り検出回路の出力をもとに前記検査対象のメモリ
セル情報を訂正する誤り訂正回路を具備し、 電源投入後各セルデータが自動的に物理的に“0"の状態
となる半導体記憶装置において、 前記誤り検出回路は、 前記ビット線対の一方のビット線に接続しているメモリ
セルの情報の検査時には、同一誤り訂正符号グループに
属する前記ビット線情報および前記検査ビット線情報の
偶数（または奇数）パリティを調べる手段および 前記ビット線対の他方のビット線に接続しているメモリ
セル情報の検査時には、同一誤り訂正符号グループに属
する前記ビット線情報および前記検査ビット線情報の奇
数（または偶数）パリティを調べる手段 を備えることにより、前記ビット線対の一方のビット線
および他方のビット線に接続しているそれぞれのメモリ
セルが属する誤り訂正符号グループのパリティの偶数、
奇数を互いに反対に設定することを特徴とする半導体記
憶装置。 - 【請求項２】前記メモリセルおよび前記検査セルは、セ
ルプレート電位を接地レベルとした１トランジスタ形メ
モリセルからなることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108050A JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108050A JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265799A JPS61265799A (ja) | 1986-11-25 |
| JP2642094B2 true JP2642094B2 (ja) | 1997-08-20 |
Family
ID=14474652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108050A Expired - Lifetime JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642094B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1222545B1 (de) * | 1999-09-22 | 2010-10-27 | Continental Teves AG & Co. oHG | Verfahren und schaltungsanordnung zum speichern von datenworten in einem ram modul |
| KR100694407B1 (ko) | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
-
1985
- 1985-05-20 JP JP60108050A patent/JP2642094B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US7949933B2 (en) | 2004-01-26 | 2011-05-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61265799A (ja) | 1986-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |