JPS6257263A - Manufacture of josephson integrated circuit - Google Patents
Manufacture of josephson integrated circuitInfo
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- JPS6257263A JPS6257263A JP60195946A JP19594685A JPS6257263A JP S6257263 A JPS6257263 A JP S6257263A JP 60195946 A JP60195946 A JP 60195946A JP 19594685 A JP19594685 A JP 19594685A JP S6257263 A JPS6257263 A JP S6257263A
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- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Abstract
Description
【発明の詳細な説明】
（Ｍ業上の利用分野）
本発明は、ジョセフソン集積回路の製造方法に関し、よ
り詳しくは接合構成層をエツチングで加工することによ
りジョセフソン接合の形成を行うジョセフソン集積回路
の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of application in M industry) The present invention relates to a method for manufacturing a Josephson integrated circuit, and more specifically to a method for manufacturing a Josephson integrated circuit, in which a Josephson junction is formed by etching a layer constituting a junction. The present invention relates to a method of manufacturing an integrated circuit.
（従来技術とその問題点）
接合構成層をエツチングで加工することにより形成を行
うジョセフソン接合の製造方法としては、アプライドフ
ィジックスレター第４２巻５号１９８３年４７２ページ
（ガービッチ他）（Ａｐｐｌｉｅｄ ＰｈｙｓｉｃｓＬ
ｅｔｔｅｒｓ、 Ｖｏｌ、４２． ＮＯ，５’Ｐ４７２
（１９８３）Ｍ、Ｇｕｒｖｉｔｃｈ ｅｔ、ａｌ、）１
にある５ＮＥＰ（ｓｅｌｅｃｔｉｖｅ ｎｉｏｂｉｕｍ
ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ）と呼ばれる方法が
ある。(Prior art and its problems) A method for manufacturing a Josephson junction, which is formed by etching the layers constituting the junction, is described in Applied Physics Letter, Vol. 42, No. 5, 1983, p. 472 (Gurvich et al.)
etters, Vol. 42. NO, 5'P472
(1983) M., Gurvitch et al.) 1
5NEP (selective niobium)
There is a method called etching process.
第３図に通常の５ＮＥＰによるジョセフソン接合の製造
方法を示す。まず基板２１の全面にニオブ系金属からな
る下部電極２２、トンネル障壁層２３、ニオブ金属から
なる」二部電極２４からなる接合構成層を形成する。次
に接合構成層の残すべき部分にフォトレジスト等で第１
のエツチングマスク２５を形成する（第３図Ａ）。第１
のエツチングマスクで覆われていない接合構成層をエツ
チングで除去する（第３図Ｂ）。FIG. 3 shows a typical method for manufacturing a Josephson junction using 5NEP. First, a bonding layer consisting of a lower electrode 22 made of a niobium-based metal, a tunnel barrier layer 23, and a two-part electrode 24 made of a niobium metal is formed on the entire surface of the substrate 21. Next, apply a first layer of photoresist or the like to the portion of the bonding layer that is to be left.
An etching mask 25 is formed (FIG. 3A). 1st
The bonding constituent layer not covered by the etching mask is removed by etching (FIG. 3B).
第１のエツチングマスクを除去した後、フォトレジスト
等からなる接合領域規定用の第２のエツチングマスク２
６でジョセフソン接合領域を覆う（第３図Ｃ）。After removing the first etching mask, a second etching mask 2 for defining the bonding area made of photoresist or the like is applied.
6 to cover the Josephson junction area (Figure 3C).
前記接合領域規定用の第２のエツチングマスク２６で覆
われていない部分の接合構成層の上部電極２４をエツチ
ングで除去し、ジョセフソン接合を形成する（第３図Ｄ
）。The portion of the upper electrode 24 of the bonding layer that is not covered by the second etching mask 26 for defining the bonding region is removed by etching to form a Josephson junction (see FIG. 3D).
).
以」二説明した通常の５ＮＥＰによるジョセフソン接合
の製造方法を用いた場合、基板上に形成される接合構成
層の臨界電流密度は一定である。このためジョセフソン
接合の臨界電流は面積に比例する。一方、一般にジョセ
フソン集積回路では、臨界電流の異なる複数種類のジョ
セフソン接合を必要とする。これらのジョセフソン接合
のなかには最小の臨界電流を有するものに比べて著しく
太きな臨界電流を持つものがある。この大きな臨界電流
を得るために、従来の製造方法では大面積のジョセフソ
ン接合が必要であった。ジョセフソン接合の面積が大き
くなると、接合容量が大きくなすジョセフソン接合を縦
方向に積み上げた構造がある。この構造は、５ＮＥＰで
第１の接合３１を形成した後、平坦化と絶縁のための第
１の絶縁層３３を形成し、その上にもう一度５ＮＥＰで
第２の接合３２を形成することによって得られる。この
ような構造にすると、第１の接合３１と第２の接合３２
は別々の接合構成層から作ることができ、上記欠点を克
服できる。When the conventional Josephson junction manufacturing method using 5NEP described above is used, the critical current density of the junction constituent layer formed on the substrate is constant. Therefore, the critical current of a Josephson junction is proportional to its area. On the other hand, Josephson integrated circuits generally require multiple types of Josephson junctions with different critical currents. Some of these Josephson junctions have significantly larger critical currents than those with the smallest critical currents. In order to obtain this large critical current, conventional manufacturing methods require large-area Josephson junctions. As the area of the Josephson junction increases, the junction capacitance increases.There is a structure in which Josephson junctions are vertically stacked. This structure is obtained by forming a first junction 31 with 5NEP, then forming a first insulating layer 33 for planarization and insulation, and then forming a second junction 32 with 5NEP again. It will be done. With this structure, the first joint 31 and the second joint 32
can be made from separate bonding constituent layers and overcome the above drawbacks.
しかし、第４図に示す構造にすると、ジョセフソン接合
が同一平面上にないため、回路の立体化が進み、他の層
との接続や配線のための回路設計や製造方法が複雑にな
る。また、平坦化や絶縁のための第１．第２の絶縁層３
３．３４が厚くなるため、このジョセフソン接合部分の
上に配置される配線のインダクタンスが増加する。配線
のインダクタンスが増加すると、信号の伝達時間が長く
なり回路の高速動作が阻害されるという欠点を有してい
た。However, in the structure shown in FIG. 4, since the Josephson junctions are not on the same plane, the circuit becomes three-dimensional, and the circuit design and manufacturing method for connection with other layers and wiring become complicated. In addition, the first step for planarization and insulation. second insulating layer 3
3.34 becomes thicker, the inductance of the wiring placed above this Josephson junction increases. When the inductance of the wiring increases, the signal transmission time becomes longer and high-speed operation of the circuit is hindered.
（発明の目、的）
本発明は、接合構成層をエツチングで加工することによ
りジョセフソン接合の形成を行うジョセる。(Object of the Invention) The present invention involves forming a Josephson junction by etching a layer constituting the junction.
（発明の構成）
本発明によれば、超伝導体からなる下部電極と上部電極
トンネル障壁層を介して結合した接合構成層をエツチン
グで加工する手法により形成されるジョセフソン接合を
有するジョセフソン集積回路の製造方法において、第１
０接合構成層を基板全面に形成する工程と、前記第１の
接合構成層上の必要部分に第１のエツチングマスクを形
成する工程と、前記第１のエツチングマスクで覆われて
いない前記第１の接合構成層をエツチングで除去する工
程と、前記第１の接合構成層と異なる月質もしくは異な
る厚さからなるトンネル障壁層を有する第２の接合構成
層を基板全面に形成する工程と、第２の接合構成層の必
要部分に第２のエツチングマスクを形成する工程と、前
記第２のエツチングマスクで覆われていない前記第２の
接合構成層をエツチングで除去する工程とを含み、同一
平面上に複数種類の接合構成層を形成することを特徴と
するジョセフソン集積回路の製造方法が得られる。(Structure of the Invention) According to the present invention, a Josephson integrated structure having a Josephson junction formed by etching a junction constituent layer bonded to a lower electrode made of a superconductor and an upper electrode through a tunnel barrier layer. In the circuit manufacturing method, the first
a step of forming a zero bonding constituent layer on the entire surface of the substrate; a step of forming a first etching mask on necessary portions of the first bonding constituent layer; a step of removing the bonding constituent layer by etching; a step of forming a second bonding constituent layer having a tunnel barrier layer having a different texture or a different thickness than the first bonding constituent layer over the entire surface of the substrate; forming a second etching mask on necessary portions of the second bonding constituent layer; and removing by etching the second bonding constituent layer not covered by the second etching mask; A method for manufacturing a Josephson integrated circuit is obtained, which is characterized in that a plurality of types of junction constituent layers are formed thereon.
後、第１の接合構成層と異なる材質もしくは異なる厚さ
からなるトンネル障壁層を有する第２の接合構成層を基
板全面に成膜する。次に第２のエツチングマスクを形成
し、エツチングを行い必要部分以外の第２の接合構成層
を除去する。このとき第１の接合溝成層は、」二部に第
１のエツチングマスクがあるためエツチングの影響を受
けない。最後に第１．第２のエツチングマスクを除去す
ることによって同一平面上に二種類の接合構成層を形成
することができる。二種類以」二の接合構成層を同一平
面上に形成する場合には、第２の接合構成層を成膜する
工程以下を繰り返す。ジョセフソン接合は上記複数種類
の接合構成層をエツチングで加工することにより得られ
る。以」二のことから本発明による製造方法を用いれば
、同一平面」二にトンネル障壁層の材質もしくは厚さの
異なる複数種類のジョセフソン接合を形成できる。Thereafter, a second junction constituent layer having a tunnel barrier layer made of a different material or a different thickness from the first junction constituent layer is formed over the entire surface of the substrate. Next, a second etching mask is formed and etching is performed to remove the second bonding layer other than necessary portions. At this time, the first junction trench layer is not affected by etching because the first etching mask is present in the second part. Finally, the first. By removing the second etching mask, two types of bonding constituent layers can be formed on the same plane. When forming two or more types of bonding constituent layers on the same plane, the steps starting from the step of forming the second bonding constituent layer are repeated. The Josephson junction is obtained by etching the plurality of types of junction constituent layers described above. From the above two points, if the manufacturing method according to the present invention is used, a plurality of types of Josephson junctions having different tunnel barrier layer materials or thicknesses can be formed on the same plane.
（実施例）
本発明の実施例として、臨界電流密度の異なるりまたは
蒸着により被着する。次にアルミニウムを５ｎｍスパッ
タで被着し、酸素圧力０．０５Ｔｏｒｒで１０分間酸化
を行いアルミニウムの酸化膜を成長させトンネル障壁層
とする。このトンネル障壁層上に上部電極としてニオブ
を３００ｎｍスパッタまたは蒸着で被着し、第１の接合
構成層１２を得る（第１図Ａ）。(Example) As an example of the present invention, deposition is performed by different critical current densities or by vapor deposition. Next, aluminum is deposited to a thickness of 5 nm by sputtering, and oxidized for 10 minutes at an oxygen pressure of 0.05 Torr to grow an aluminum oxide film to form a tunnel barrier layer. On this tunnel barrier layer, 300 nm of niobium is deposited as an upper electrode by sputtering or vapor deposition to obtain a first junction forming layer 12 (FIG. 1A).
フォトレジストを用いたパターニングを行い、第１の接
合構成層１２上にフォトレジストからなる第１のエツチ
ングマスク１３を厚さ２ｐｍ形成する（第１図Ｂ）。Ｃ
Ｆ４を用いた反応性イオンエツチングで第１のエツチン
グマスク１３によって覆われていない第１の接合形成層
を完全に除去する（第１図Ｃ）。次に第２の接合構成層
１４を形成する。まず、下部電極としてニオブを３００
ｎｍスパッタまたは蒸着で被着する。Patterning is performed using photoresist to form a first etching mask 13 made of photoresist to a thickness of 2 pm on the first bonding layer 12 (FIG. 1B). C
The first bond forming layer not covered by the first etching mask 13 is completely removed by reactive ion etching using F4 (FIG. 1C). Next, a second bonding layer 14 is formed. First, use 300% niobium as the lower electrode.
Deposited by nm sputtering or vapor deposition.
次にアルミニウム５０ｎｍ被着し、酸素圧力１．０Ｔｏ
ｒｒで１０分間酸化を行いアルミニウムの酸化膜を成長
させトンネル障壁層とする。このトンネル障壁層上に上
部電極としてニオブを３００ｎｍスパッタまたは蒸着で
被着する（第１図Ｄ）。このとき第１の接合構成層上に
は第１のエツチングマスクがあるので第１．第２の接合
構成層が直接型なることはない。次にフォトレジストを
用いたパターニングを行い第２の接合構成層」二に第２
のエツチングマスク１５を２１１ｍ形成する（第１図Ｅ
）。ＣＦ４を用いた反応性イオンエツチングを行い、第
２のエツチングマスク１５で覆われていない第２の接合
構成層１４を完全に除去する（第１図Ｆ）。Next, 50 nm of aluminum was deposited, and the oxygen pressure was 1.0 To.
Oxidation is performed at rr for 10 minutes to grow an aluminum oxide film to serve as a tunnel barrier layer. On this tunnel barrier layer, 300 nm of niobium is deposited as an upper electrode by sputtering or vapor deposition (FIG. 1D). At this time, since the first etching mask is on the first bonding layer, the first etching mask is placed on the first bonding layer. The second bonding component layer is never directly molded. Next, patterning is performed using photoresist to form a second bonding layer.
An etching mask 15 of 211 m is formed (Fig. 1E).
). Reactive ion etching using CF4 is performed to completely remove the second bonding layer 14 not covered by the second etching mask 15 (FIG. 1F).
このとき第１のエツチングマスク１３がエツチングのス
トッパーとなり、第１の接合構成層１２はエツチングさ
れない。第１．第２のエツチングマスクをアセトンで除
去することにより同一平面上にある第１．第２の接合構
成層を完成する（第１図Ｇ）。フォトレジストを用いた
パターニングを行い、第１．第２の接合構成層１２．１
４１に接合領域規定エツチングマスク１６を５００ｎｍ
形成する（第１図Ｈ）。ＣＦ４を用いた反応性イオンエ
ツチングを行い、接合領域規定エツチングマスク１６で
覆われていない第１．第２の接合構成層の上部電極を除
去する（第１図■）。続いて接合領域規定エツチングマ
スク１６をアセトンで除去し、第１．第２の接合１７．
１８を完成する（第１図Ｊ）。At this time, the first etching mask 13 serves as an etching stopper, and the first bonding layer 12 is not etched. 1st. By removing the second etching mask with acetone, the first etching mask is coplanar. Complete the second bonding component layer (FIG. 1G). Patterning is performed using photoresist, and the first step is performed. Second bonding layer 12.1
41, a bonding region defining etching mask 16 of 500 nm is applied.
form (Figure 1H). Reactive ion etching using CF4 is performed to remove the first. The upper electrode of the second bonding layer is removed (FIG. 1). Subsequently, the bonding region defining etching mask 16 is removed with acetone, and the first. Second joint 17.
Complete 18 (Figure 1 J).
本実施例においては、エツチングマスクとして、形成の
容易なフォトレジストを用いたが、耐熱性等の必要に応
じて金属マスク等をエツチングマスクとすることができ
る。In this embodiment, a photoresist which is easy to form is used as the etching mask, but a metal mask or the like may be used as the etching mask if heat resistance or the like is required.
第２図はニオブｌアルミ酸化膜／ニオブジョセフソン接
合の臨界電流密度と酸化時酸化圧力との関係を示したも
のである。第１の接合構成層１２の酸化待合１７は第２
の接合１８を同じ面積で形成した場合、第１の接合１７
は第２の接合１８の１０倍の臨界電流値を持つ。また本
実施例において２種類以上の接合を製造するには、第１
図Ｇの工程を行う前に第１図Ｄ−Ｆの工程を繰り返せば
よい。FIG. 2 shows the relationship between the critical current density of the niobium-l aluminum oxide film/niobium Josephson junction and the oxidation pressure during oxidation. The oxidation zone 17 of the first bonding layer 12 is
If the first joint 18 is formed with the same area, the first joint 17
has a critical current value ten times that of the second junction 18. In addition, in this example, in order to manufacture two or more types of joints, the first
The steps shown in FIGS. 1D to 1F may be repeated before performing the steps shown in FIG.
本実施例で示した本発明の製造方法を用いれば、臨界電
流密度の異なる複数種類のジョセフソン接合を同一平面
上にに形成することができる。By using the manufacturing method of the present invention shown in this embodiment, multiple types of Josephson junctions having different critical current densities can be formed on the same plane.
それゆえ、所望の臨界電流を得るために、接合面積を大
きくする必要がなくなり回路の集積化が促進される。大
きな臨界電流を有するジョセフソン接合も小さな接合面
積で形成することができるため接合容量が下がり、回路
の高速動作が実現できる。また、上記特性の異なる複数
種類のジョセフソン接合は同一平面」二にあるため、他
の層との接続配線は一種類のジョセフソン接合だけがあ
る場合と同じにできる。Therefore, it is no longer necessary to increase the junction area in order to obtain a desired critical current, thereby promoting circuit integration. Josephson junctions with large critical currents can also be formed with a small junction area, reducing junction capacitance and enabling high-speed circuit operation. Further, since the plurality of types of Josephson junctions having different characteristics are located on the same plane, the connection wiring with other layers can be the same as when there is only one type of Josephson junction.
（発明の効果）
以上説明したように本発明の製造方法を用いれ、有する
ジョセフソン接合を小さな臨界電流を有するジョセフソ
ン接合と同程度の接合面積で形成することができる。こ
れにより接合面積が小さくなり回路の集積度が向上する
こと、および接合面積の縮小にともない接合容量が減少
しジョセフソン接合のスイッチング時間が短縮されるた
め回路の高速動作が促進されること等の利点を有する。(Effects of the Invention) As explained above, by using the manufacturing method of the present invention, a Josephson junction can be formed with a junction area comparable to that of a Josephson junction having a small critical current. This reduces the junction area and improves the degree of circuit integration.The reduction in the junction area also reduces the junction capacitance and shortens the switching time of the Josephson junction, promoting high-speed operation of the circuit. has advantages.
また上記複数種類のジョセフソン接合は同一平面上に形
成されるため、他の層との接続や配線のための特別な設
計、製造上の工夫をする必要がなく、第４図に示す従来
例に比べて、設計、製造の期間が短縮できる。また、信
頼性の高いジョセフソン集積回路が製造できる。さらに
ジョセフソン接合部分より」二部の配線のインダクタン
スが増加することがないので高速の動作が可能になる等
の利点を有する。In addition, since the multiple types of Josephson junctions mentioned above are formed on the same plane, there is no need for special design or manufacturing measures for connection with other layers or wiring, and the conventional example shown in Fig. 4 The design and manufacturing period can be shortened compared to Furthermore, highly reliable Josephson integrated circuits can be manufactured. Furthermore, since the inductance of the wiring in the second part of the Josephson junction does not increase, it has the advantage that high-speed operation is possible.
第１図Ａ−Ｊは本発明による製造方法を説明するための
素子断面図、第２図はジョセフソン接合の臨界電流密度
と酸化時の酸素圧力の関係を示すための１３・・・第１
のエツチングマスク、
１４・・・第２の接合構成層、
１５・・・第２のエツチングマスク、
１６・・・接合領域規定エツチングマスク、１７・・・
第１の接合、 １８・・・第２の接合、２１・
・・基板、 ２２・・・下部電極、２３
・・・トンネル障壁層、 ２４・・・」二部電極、
２５・・・第１のエツチングマスク、
２６・・・第２のエツチングマスク、 ３１第１の接
合、３２・・・第２の接合、 ３３・・・第１
の絶縁層、３４・・・第２の絶縁層、 ３５・・
・第１の上部配線、３６・・・第２の上部配線
工業技術院
第１図
１１・・・基 板
１２ ・・・第１の接合構成層
１３ ・・・第１のエツチングマスク
１４・・・第２の接合構成層
１５ ・・・第２のエツチングマスク
１６ ・・・接合領域規定エツチングマスク１７ ・・
・第１の接合
１８・・・第２の接合
第２図
０．０１ ０．１
１．０酸化時の酸素圧力（Ｔｏｒｒ）
第３図
２１・・・基 板
２２ ・・・下部電極
２３ ・・・ トンネル障壁層
２４・・・上部電極1A-J are cross-sectional views of the device for explaining the manufacturing method according to the present invention, and FIG. 2 is a diagram showing the relationship between the critical current density of the Josephson junction and oxygen pressure during oxidation.
etching mask, 14... second bonding constituent layer, 15... second etching mask, 16... bonding region defining etching mask, 17...
First joining, 18...Second joining, 21.
... Substrate, 22 ... Lower electrode, 23
... tunnel barrier layer, 24..." bipartite electrode,
25... First etching mask, 26... Second etching mask, 31 First bonding, 32... Second bonding, 33... First
insulating layer, 34... second insulating layer, 35...
・First upper wiring, 36... Second upper wiring Institute of Industrial Science and Technology Figure 1 11... Substrate 12... First bonding layer 13... First etching mask 14...・Second bonding constituent layer 15...Second etching mask 16...Bonding region defining etching mask 17...
・First joint 18...Second joint Fig. 2 0.01 0.1
1.0 Oxygen pressure during oxidation (Torr) Fig. 3 21...Substrate 22...Lower electrode 23...Tunnel barrier layer 24...Upper electrode
Claims (1)
を介して結合した接合構成層をエッチングで加工する手
法により形成されるジョセフソン接合を有するジョセフ
ソン集積回路の製造方法において、第１０接合構成層を
基板全面に形成する工程と、第１の接合構成層上の必要
部分に第１のエッチングマスクを形成する工程と、前記
第１のエッチングマスクで覆われていない前記第１の接
合構成層をエッチングで除去する工程と、前記第１の接
合構成層と異なる材質もしくは異なる厚さからなるトン
ネル障壁層を有する第２の接合構成層を基板全面に形成
する工程と、第２の接合構成層の必要部分に第２のエッ
チングマスクを形成する工程と、前記第２のエッチング
マスクで覆われていない前記第２の接合構成層をエッチ
ングで除去する工程とを含み、同一平面上に複数種類の
接合構成層を形成することを特徴とするジョセフソン集
積回路の製造方法。In a method for manufacturing a Josephson integrated circuit having a Josephson junction formed by etching a junction constituent layer in which a lower electrode and an upper electrode made of a superconductor are coupled via a tunnel barrier layer, a tenth junction configuration is provided. a step of forming a layer on the entire surface of the substrate, a step of forming a first etching mask on a necessary portion on the first bonding constituent layer, and a step of forming the first bonding constituent layer not covered with the first etching mask. a step of removing by etching, a step of forming on the entire surface of the substrate a second bonding layer having a tunnel barrier layer made of a different material or a different thickness from the first bonding layer; a step of forming a second etching mask in a necessary portion of the etching mask, and a step of removing by etching the second bonding layer not covered by the second etching mask, A method of manufacturing a Josephson integrated circuit, comprising forming a junction component layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (en) | 1985-09-06 | 1985-09-06 | Manufacture of josephson integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (en) | 1985-09-06 | 1985-09-06 | Manufacture of josephson integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257263A true JPS6257263A (en) | 1987-03-12 |
| JPH0322711B2 JPH0322711B2 (en) | 1991-03-27 |
Family
ID=16349601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195946A Granted JPS6257263A (en) | 1985-09-06 | 1985-09-06 | Manufacture of josephson integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257263A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3422412A3 (en) * | 2009-02-27 | 2019-05-01 | D-Wave Systems Inc. | Superconducting integrated circuit |
| US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
| US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
| US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
-
1985
- 1985-09-06 JP JP60195946A patent/JPS6257263A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3422412A3 (en) * | 2009-02-27 | 2019-05-01 | D-Wave Systems Inc. | Superconducting integrated circuit |
| US10991755B2 (en) | 2009-02-27 | 2021-04-27 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
| US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
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