JPS6257048A - 分散型プロセツサシステム - Google Patents
分散型プロセツサシステムInfo
- Publication number
- JPS6257048A JPS6257048A JP60195950A JP19595085A JPS6257048A JP S6257048 A JPS6257048 A JP S6257048A JP 60195950 A JP60195950 A JP 60195950A JP 19595085 A JP19595085 A JP 19595085A JP S6257048 A JPS6257048 A JP S6257048A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- enable signal
- processor
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期して動作するバス接続された複数プロセッ
サ構成の分散型プロセッサシステムに関するものである
。
サ構成の分散型プロセッサシステムに関するものである
。
近年データバスに多くのプロセッサが接続されデータの
やりとシを行うバス構成のシステムは広〈実施されてき
ておシ、バス上のデータの信頼性を保つためにパリティ
を付加し、そのデータをとシ込む時に・やりティチェッ
クを行う方式は一般的に行われている。
やりとシを行うバス構成のシステムは広〈実施されてき
ておシ、バス上のデータの信頼性を保つためにパリティ
を付加し、そのデータをとシ込む時に・やりティチェッ
クを行う方式は一般的に行われている。
しかしながらバス構成のシステムでは、データのＡ９．
ティエラーが検出された場合、・クスの競合などが生じ
ていなくてもどのプロセッサより送られたデータである
かを直ちに簡単には分かりに＜＜、又システムの誤動作
によりバスの使用の競合が生じそれによシデータが不正
となり・やりティエラーが発生した場合などでは、デー
タの送出先プロセッサを特定する事は一層難かしくなる
という欠点があった。
ティエラーが検出された場合、・クスの競合などが生じ
ていなくてもどのプロセッサより送られたデータである
かを直ちに簡単には分かりに＜＜、又システムの誤動作
によりバスの使用の競合が生じそれによシデータが不正
となり・やりティエラーが発生した場合などでは、デー
タの送出先プロセッサを特定する事は一層難かしくなる
という欠点があった。
本発明の目的はバスから取シ込んだデータに・やりティ
エラーが検出された場合、バスの競合があった場合でも
どのプロセッサよシ送出されたかを簡便なハードウェア
にて知る事のできる方式を提供する事にある。
エラーが検出された場合、バスの競合があった場合でも
どのプロセッサよシ送出されたかを簡便なハードウェア
にて知る事のできる方式を提供する事にある。
本発明による分散型プロセッサシステムは、主記憶とマ
イクロプログラム制御方式の複数のプロセッサがバス接
続された分散型システムにおいて。
イクロプログラム制御方式の複数のプロセッサがバス接
続された分散型システムにおいて。
前記プロセッサのおのおのが、前記バスに接続されたデ
ータ入力レジスタＨと、マイクロプログラムの制御によ
りイネーブル信号を発生するイネーブル信号発生回路と
、前記イネーブル信号を入力すると該プロセッサの内部
のデータを前記ノＺスに送出する機能を持つバスドライ
バーか噂と前記データ入力レジスタに前記バスの内容を
取シ込むか前記バスにデータを送出するとデータの／−
ＥＩ ＩＪティをチェックしその結果を保持するデータ
・ぐスチェック回路と、前記イネーブル信号及び前記デ
ータバスチェック回路の出力信号を入力とし、前記バス
のデータ）ｅリティエラーが検出されると前記イネーブ
ル信号を保持するイネーブル信号保持回路と、前記デー
タバスチェック回路がエラーを検出し前記イネーブル信
号が保持されたならば、該プロセッサが送出側である場
合に、前記バスに接続された主記憶上のエリアに、エラ
ー情報である前記イネーブル信号保持回路の状態を格納
する手段とを有することを特徴とするものである。
ータ入力レジスタＨと、マイクロプログラムの制御によ
りイネーブル信号を発生するイネーブル信号発生回路と
、前記イネーブル信号を入力すると該プロセッサの内部
のデータを前記ノＺスに送出する機能を持つバスドライ
バーか噂と前記データ入力レジスタに前記バスの内容を
取シ込むか前記バスにデータを送出するとデータの／−
ＥＩ ＩＪティをチェックしその結果を保持するデータ
・ぐスチェック回路と、前記イネーブル信号及び前記デ
ータバスチェック回路の出力信号を入力とし、前記バス
のデータ）ｅリティエラーが検出されると前記イネーブ
ル信号を保持するイネーブル信号保持回路と、前記デー
タバスチェック回路がエラーを検出し前記イネーブル信
号が保持されたならば、該プロセッサが送出側である場
合に、前記バスに接続された主記憶上のエリアに、エラ
ー情報である前記イネーブル信号保持回路の状態を格納
する手段とを有することを特徴とするものである。
次に本発明について図面を参°照して説明する。
第１図は本発明の実施例の構成を示す図である。
このシステムは主記憶１０とプロセッサ１１゜１２．１
３．１４がバス１５で接続された複数プロセッサ構成と
なっている。各プロセッサはマイクロプログラム制御方
式のプロセッサで同期して動作する。各プロセッサ内に
は９図では１１のみについて示しであるが、バス１５に
接続されたデータ入力レジスタ２１と、バス１５にデー
タを送出するか又は前記データ入力レジスタ２１にデー
タを取り込むとバス１５のデータをチェ、りしその結果
を保持するデータバスチェック回路２２と。
３．１４がバス１５で接続された複数プロセッサ構成と
なっている。各プロセッサはマイクロプログラム制御方
式のプロセッサで同期して動作する。各プロセッサ内に
は９図では１１のみについて示しであるが、バス１５に
接続されたデータ入力レジスタ２１と、バス１５にデー
タを送出するか又は前記データ入力レジスタ２１にデー
タを取り込むとバス１５のデータをチェ、りしその結果
を保持するデータバスチェック回路２２と。
バス１５にデータを送出するためのバスドライ／６−２
３と、このバスドライバーのイネーブル信号ａを発生す
るイネーブル信号発生回路２４と、前記データバスチェ
ック回路２２の出力すが１０”であれば前記イネーブル
信号ａを保持せず、“１″であればイネーブル信号ａを
保持するイネーブル信号保持回路２５と、マイクロプロ
グラム制御部２６と、このマイクロプログラム制御部２
６の制御のもとにデータ入力レジスタ２１の出力とイネ
ーブル信号保持回路２５の出力Ｃを入力とし、各種デー
タ処理及び保持を行う演算部２７とを有する。
３と、このバスドライバーのイネーブル信号ａを発生す
るイネーブル信号発生回路２４と、前記データバスチェ
ック回路２２の出力すが１０”であれば前記イネーブル
信号ａを保持せず、“１″であればイネーブル信号ａを
保持するイネーブル信号保持回路２５と、マイクロプロ
グラム制御部２６と、このマイクロプログラム制御部２
６の制御のもとにデータ入力レジスタ２１の出力とイネ
ーブル信号保持回路２５の出力Ｃを入力とし、各種デー
タ処理及び保持を行う演算部２７とを有する。
第２図は、プロセッサ１１から同１２へのデータ転送と
プロセッサ１３から同１４へのデータ転送とが競合して
データが不正となり、データパリティエラーが発生した
場合のタイムチャートを示している。１１〜１４の動作
を示す図において。
プロセッサ１３から同１４へのデータ転送とが競合して
データが不正となり、データパリティエラーが発生した
場合のタイムチャートを示している。１１〜１４の動作
を示す図において。
Ａ、Ｂ、Ｃは各プロセッサのマイクロ命令を示し。
Ａは他のプロセッサにデータを転送するため内部データ
をバス１５に送出するマイクロ命令、Ｃはバス１５上の
データをデータ入力レジスタ２１に取り込む命令、Ｂは
データエラーが検出されたためイネーブル信号保持回路
２５の出力Ｃが“１＃となシ、これよ゛シマイクロゾロ
グラムはエラー処理が起動され、該イネーブル信号保持
回路２５の状態すなわちエラー情報を主記憶１０の特定
番地に格納する命令を示している。
をバス１５に送出するマイクロ命令、Ｃはバス１５上の
データをデータ入力レジスタ２１に取り込む命令、Ｂは
データエラーが検出されたためイネーブル信号保持回路
２５の出力Ｃが“１＃となシ、これよ゛シマイクロゾロ
グラムはエラー処理が起動され、該イネーブル信号保持
回路２５の状態すなわちエラー情報を主記憶１０の特定
番地に格納する命令を示している。
上記にもとづき本実施例について詳細に説明する。シス
テムの誤動作によシプロセッサ１１と１３が演算部２７
の出力をバス１５に出力するマイクロ命令を実行し、ｆ
ロセッサ１２と１４がバス上のデータをデータ入力レジ
スタ２１に格納する命令を実行すると、バスの競合が生
じる。プロセッサ１１と１３のイネーブル信号発生回路
２４はマイクロプログラム制御部２６の制御のもとバス
ドライバー２３をイネーブルする信号ａを出力し、バス
ドライバー２３とイネーブル信号保持回路２５に供給す
る。イネーブル信号ａが″１”になるとバスドライバー
２３は演算部２７の出力をバス１５に送出するが、プロ
セ、す１１と１３が同時にデータを送出しているため、
バス１５のデータは不正となる。一方プロセッサ１２と
１４はバス上のデータをデータ入力レジスタ２１に取り
込む。データバスチェック回路２２はバス１５にデータ
を送出するか又はデータ入力レジスタ２１にデータを取
シ込むとバスデータのチェックを行うのであるから、プ
ロセッサ１１〜１４はいずれもバス１５上の不正データ
を検出し出力を“１″にする。それと同期してプロセッ
サ１１と１３のイネーブル信号保持回路２５はイネーブ
ル信号発生回路２４の出力ａのｕｌ＃を保持し、プロセ
ッサ１２と１４のイネーブル信号保持回路２５はイネー
ブル信号発生回路２４の出力ａが°０”であるから”Ｏ
”を保持する。イネーブル信号保持回路２５が“１”に
なると、その信号Ｃはプロセッサ１１と１３のマイクロ
プログラム制御部２６に伝えられ、ｆロセッサ１１と１
３はエラー処理の命令であるマイクロ命令Ｂを実行する
。これによシマイクロプログラム制御部２６の制御によ
シ演算部２７はイネーブル信号を出力し、この出力はバ
ス１５に送出され、主記憶１０のプロセッサ毎に指定さ
れた番地で示されるエリアに転送される。
テムの誤動作によシプロセッサ１１と１３が演算部２７
の出力をバス１５に出力するマイクロ命令を実行し、ｆ
ロセッサ１２と１４がバス上のデータをデータ入力レジ
スタ２１に格納する命令を実行すると、バスの競合が生
じる。プロセッサ１１と１３のイネーブル信号発生回路
２４はマイクロプログラム制御部２６の制御のもとバス
ドライバー２３をイネーブルする信号ａを出力し、バス
ドライバー２３とイネーブル信号保持回路２５に供給す
る。イネーブル信号ａが″１”になるとバスドライバー
２３は演算部２７の出力をバス１５に送出するが、プロ
セ、す１１と１３が同時にデータを送出しているため、
バス１５のデータは不正となる。一方プロセッサ１２と
１４はバス上のデータをデータ入力レジスタ２１に取り
込む。データバスチェック回路２２はバス１５にデータ
を送出するか又はデータ入力レジスタ２１にデータを取
シ込むとバスデータのチェックを行うのであるから、プ
ロセッサ１１〜１４はいずれもバス１５上の不正データ
を検出し出力を“１″にする。それと同期してプロセッ
サ１１と１３のイネーブル信号保持回路２５はイネーブ
ル信号発生回路２４の出力ａのｕｌ＃を保持し、プロセ
ッサ１２と１４のイネーブル信号保持回路２５はイネー
ブル信号発生回路２４の出力ａが°０”であるから”Ｏ
”を保持する。イネーブル信号保持回路２５が“１”に
なると、その信号Ｃはプロセッサ１１と１３のマイクロ
プログラム制御部２６に伝えられ、ｆロセッサ１１と１
３はエラー処理の命令であるマイクロ命令Ｂを実行する
。これによシマイクロプログラム制御部２６の制御によ
シ演算部２７はイネーブル信号を出力し、この出力はバ
ス１５に送出され、主記憶１０のプロセッサ毎に指定さ
れた番地で示されるエリアに転送される。
この時雨プロセッサ１１．１３は主記憶１０に対してア
クセス要求を行うわけであるが、タイムチャートではプ
ロセッサ１１が先に主記憶１０へのデータ転送を実行し
ているが、プロセッサ１１が先に行われなければいけな
い事を示すのではなく。
クセス要求を行うわけであるが、タイムチャートではプ
ロセッサ１１が先に主記憶１０へのデータ転送を実行し
ているが、プロセッサ１１が先に行われなければいけな
い事を示すのではなく。
プロセッサ１３が先であってもよく、要は主記憶１０に
対しアクセス要求を行い、先に受は付けられた方が主記
憶１０に対してデータ転送を行い。
対しアクセス要求を行い、先に受は付けられた方が主記
憶１０に対してデータ転送を行い。
受は付けられなかった方はその間待つ事となる。
この制御は本発明には関係しない、ため詳細な説明は省
く。従ってエラー原因の解析には、バスデータエラーが
検出されたなら、主記憶１０に格納された前記プロセッ
サ毎に限定された番地で示されるエリアを順次読み出し
、イネーブル信号ａが“１″であるかどうかを調べる事
によシ、どのプロセッサ間でのエラーであったかを知る
事が出来る。
く。従ってエラー原因の解析には、バスデータエラーが
検出されたなら、主記憶１０に格納された前記プロセッ
サ毎に限定された番地で示されるエリアを順次読み出し
、イネーブル信号ａが“１″であるかどうかを調べる事
によシ、どのプロセッサ間でのエラーであったかを知る
事が出来る。
以上ではバス１５が競合した事によりデータエラーの場
合について記述したが、このような場合だけでなく、単
に１つのプロセッサ１１よシ他方のプロセッサ１２にデ
ータ転送を行う場合送出側プロセッサが不正データを送
出した場合にも有効である事はいうまでもない。この場
合の動作は前述したのと同様で、違いはプロセッサ１３
．１４の動作がないだけである。又本発明ではエラー発
生時データ入力レジスタ２１を使用しないため。
合について記述したが、このような場合だけでなく、単
に１つのプロセッサ１１よシ他方のプロセッサ１２にデ
ータ転送を行う場合送出側プロセッサが不正データを送
出した場合にも有効である事はいうまでもない。この場
合の動作は前述したのと同様で、違いはプロセッサ１３
．１４の動作がないだけである。又本発明ではエラー発
生時データ入力レジスタ２１を使用しないため。
データ入力レジスタに保持されている内容を壊わさない
だけでなく、演算部２７内に保持しているデータも変え
る必要はないため、プロセッサの状態が保存されるとい
う利点がある。このことはエラー処理後システムの再開
を容易にするものである。
だけでなく、演算部２７内に保持しているデータも変え
る必要はないため、プロセッサの状態が保存されるとい
う利点がある。このことはエラー処理後システムの再開
を容易にするものである。
以上説明したように１本発明によれば分散型プロセッサ
システムにおいて、バスに不正データを送出した場合又
はバスの競合が生じた場合、データの送出先プロセッサ
を主記憶に格納された内容を読み出す事によシ速やかに
判断できるだけでなく、エラー発生時プロセッサ内に保
存されているデータの内容を壊す事なく判断可能な方式
を少ないハードウェアにて実現できる効果を有する。
システムにおいて、バスに不正データを送出した場合又
はバスの競合が生じた場合、データの送出先プロセッサ
を主記憶に格納された内容を読み出す事によシ速やかに
判断できるだけでなく、エラー発生時プロセッサ内に保
存されているデータの内容を壊す事なく判断可能な方式
を少ないハードウェアにて実現できる効果を有する。
第１図は本発明の一実施例である分散型プロセッサシス
テムの構成を示す図、第２図は第１図のシステムでデー
タ転送が競合してデータ／Ｊ ＩＪティエラーが発生し
た場合のタイムチャートを示す図である。 記号の説明：１０は主記憶、１１，１２，１３゜１４は
プロセッサ、１５はバス、２１はデータ入力レジスタ、
２２はデータバスチェック回路。 ２３はバスドライバー、２４はイネーブル信号発生回路
、２５はイネーブル信号保持回路、２６はマイクロプロ
グラム制御部、２７は演算部をそれぞれあられしている
。
テムの構成を示す図、第２図は第１図のシステムでデー
タ転送が競合してデータ／Ｊ ＩＪティエラーが発生し
た場合のタイムチャートを示す図である。 記号の説明：１０は主記憶、１１，１２，１３゜１４は
プロセッサ、１５はバス、２１はデータ入力レジスタ、
２２はデータバスチェック回路。 ２３はバスドライバー、２４はイネーブル信号発生回路
、２５はイネーブル信号保持回路、２６はマイクロプロ
グラム制御部、２７は演算部をそれぞれあられしている
。
Claims (1)
- １ 主記憶とマイクロプログラム制御方式の複数のプロ
セッサがバス接続された分散型システムにおいて、前記
プロセッサのおのおのが、前記バスに接続されたデータ
入力レジスタと、マイクロプログラムの制御によりイネ
ーブル信号を発生するイネーブル信号発生回路と、前記
イネーブル信号を入力すると該プロセッサの内部のデー
タを前記バスに送出する機能を持つバスドライバーと、
前記データ入力レジスタに前記バスの内容を取り込むか
前記バスにデータを送出するとデータのパリティをチェ
ックしその結果を保持するデータバスチェック回路と、
前記イネーブル信号及び前記データバスチェック回路の
出力信号を入力とし、前記バスのデータパリティエラー
が検出されると前記イネーブル信号を保持するイネーブ
ル信号保持回路と、前記データバスチェック回路がエラ
ーを検出して前記イネーブル信号が保持されたならば、
該プロセッサが送出側である場合に、前記バスに接続さ
れた主記憶上のエリアに、エラー情報である前記イネー
ブル信号保持回路の状態を格納する手段とを有すること
を特徴とする分散型プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195950A JPS6257048A (ja) | 1985-09-06 | 1985-09-06 | 分散型プロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195950A JPS6257048A (ja) | 1985-09-06 | 1985-09-06 | 分散型プロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257048A true JPS6257048A (ja) | 1987-03-12 |
Family
ID=16349671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195950A Pending JPS6257048A (ja) | 1985-09-06 | 1985-09-06 | 分散型プロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196136U (ja) * | 1987-06-02 | 1988-12-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513426A (en) * | 1978-07-12 | 1980-01-30 | Fuji Electric Co Ltd | Checking system for data bus |
-
1985
- 1985-09-06 JP JP60195950A patent/JPS6257048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513426A (en) * | 1978-07-12 | 1980-01-30 | Fuji Electric Co Ltd | Checking system for data bus |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196136U (ja) * | 1987-06-02 | 1988-12-16 | ||
| JPH062361Y2 (ja) * | 1987-06-02 | 1994-01-19 | 株式会社明電舎 | 平衡形伝送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58197553A (ja) | プログラム監視装置 | |
| JPS6257048A (ja) | 分散型プロセツサシステム | |
| JPS6257049A (ja) | 分散型プロセツサシステム | |
| JPS58169264A (ja) | メモリアクセス方式 | |
| JP3525771B2 (ja) | バス・スヌープ制御回路 | |
| JPS59195728A (ja) | デ−タ処理装置 | |
| JPS6159565A (ja) | マルチコンピユ−タシステムの割込入力装置 | |
| JP2735246B2 (ja) | テストアンドセット方式 | |
| JPS6020779B2 (ja) | 複合形電子計算機システム | |
| JPS63168762A (ja) | マルチプロセツサ起動装置 | |
| JP2837522B2 (ja) | 入出力命令制御方式 | |
| KR890002468B1 (ko) | 데이타처리 시스템의 주기억 고장 어드레스 제어시스템 | |
| JP2883091B2 (ja) | マルチプロセッサーシステム | |
| JPS63266539A (ja) | デ−タ処理装置 | |
| JPS63266537A (ja) | デ−タ処理装置 | |
| JPS62248049A (ja) | バツフア記憶装置 | |
| JPH01121965A (ja) | マイクロプロセッサ | |
| JPS61269545A (ja) | 計算機システム | |
| JPS63266541A (ja) | デ−タ処理装置 | |
| JPS63266536A (ja) | デ−タ処理装置 | |
| JPS62241041A (ja) | 情報処理装置 | |
| JPS6231386B2 (ja) | ||
| JPS63266538A (ja) | デ−タ処理装置 | |
| JPS63132357A (ja) | メモリアクセス制御装置 | |
| JPH03210851A (ja) | プロセッサ間通信装置 |