JP2735246B2 - テストアンドセット方式 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数のCPUを有する情報処理システムに於
けるメモリ共有領域のインターロックのためのテストア
ンドセット方式に関する。
けるメモリ共有領域のインターロックのためのテストア
ンドセット方式に関する。
（従来の技術） 従来、第３図に示す如く、CPU、各種I/Oユニット、メ
モリユニット等がそれぞれシステムバスにより接続され
た情報処理システムに於いては、タスク間のメモリ共有
領域のインターロックのためにテストアンドセット命令
（以下TAS命令と称す）が用いられる。
モリユニット等がそれぞれシステムバスにより接続され
た情報処理システムに於いては、タスク間のメモリ共有
領域のインターロックのためにテストアンドセット命令
（以下TAS命令と称す）が用いられる。
このTAS命令の動作は、先ず、システムバスを介してC
PUよりメモリユニットへ、所要アドレスとともにTAS指
示が送られる。メモリユニットはシステムバスを介して
CPUよりTAS指示を受けると、メモリより所要アドレスの
データを読出し、同データをシステムバスを介してCPU
へ送出するとともに、上記メモリの上記アドレスに従う
記憶番地に、全ビット“1"のデータ（TASフラグ）を書
込む。
PUよりメモリユニットへ、所要アドレスとともにTAS指
示が送られる。メモリユニットはシステムバスを介して
CPUよりTAS指示を受けると、メモリより所要アドレスの
データを読出し、同データをシステムバスを介してCPU
へ送出するとともに、上記メモリの上記アドレスに従う
記憶番地に、全ビット“1"のデータ（TASフラグ）を書
込む。
このときのメモリユニット内の動作を第４図を用いて
説明する。メモリからの読出しデータは、先ずレジスタ
13に格納され、ECC（Error Checking and Correction）
回路15にてエラー訂正／検出が行なわれた後、レジスタ
11に格納され、システムバス19に出力される。
説明する。メモリからの読出しデータは、先ずレジスタ
13に格納され、ECC（Error Checking and Correction）
回路15にてエラー訂正／検出が行なわれた後、レジスタ
11に格納され、システムバス19に出力される。
一方、読出しデータのレジスタ13への格納が終わった
時点で、セレクタ16より全ビット“1"のデータと、これ
に対応するチェックビットとを出力し、メモリへ書込
む。
時点で、セレクタ16より全ビット“1"のデータと、これ
に対応するチェックビットとを出力し、メモリへ書込
む。
メモリのリード／ライトのタイミングは通常のライト
指示におけるリードモディファイトライトと同じであ
る。
指示におけるリードモディファイトライトと同じであ
る。
上記した従来のTAS命令ではTASフラグとして定形のビ
ットパターン（全ビット“1"）を書込んでいた。従って
チェックビットも一定のビットパターンであった。
ットパターン（全ビット“1"）を書込んでいた。従って
チェックビットも一定のビットパターンであった。
次に、CPUが複数設けられる情報処理システムを対象
とした他の従来例を第５図及び第６図を参照して説明す
る。
とした他の従来例を第５図及び第６図を参照して説明す
る。
第５図に示す情報処理システムは、システムバスに、
複数のCPUと各種I/Oユニットとメモリユニットがそれぞ
れ接続されている。
複数のCPUと各種I/Oユニットとメモリユニットがそれぞ
れ接続されている。
このような複数のCPUをもつ情報処理システムに於い
ては、上記第３図に示したようなCPUが１つの場合と同
様のTAS命令を用いることも可能であるが、耐故障性向
上の点から、いずれのCPUが共有エリアをロックしてい
るのかを認識できる手段が要求される。これを実現する
手段として、上記TASフラグを定形のビットパターン
（全ビット“1"）とせず、TASフラグのフィールドに、
ロックしたCPUを識別できるデータを書くようなTAS命令
が提案された。
ては、上記第３図に示したようなCPUが１つの場合と同
様のTAS命令を用いることも可能であるが、耐故障性向
上の点から、いずれのCPUが共有エリアをロックしてい
るのかを認識できる手段が要求される。これを実現する
手段として、上記TASフラグを定形のビットパターン
（全ビット“1"）とせず、TASフラグのフィールドに、
ロックしたCPUを識別できるデータを書くようなTAS命令
が提案された。
このようなTAS命令手段を用いることにより、共有エ
リアをロックしたまま故障したCPUを容易に認識でき、
故障解析に役立てることができる。
リアをロックしたまま故障したCPUを容易に認識でき、
故障解析に役立てることができる。
上記したような、共有エリアをロックしているCPUを
認識できるTAS命令の動作を説明すると、先ず、システ
ムバスを介して、CPUよりメモリユニットへ、所要アド
レスとともにTAS指示が送られ、続いて書込みデータが
送られる。
認識できるTAS命令の動作を説明すると、先ず、システ
ムバスを介して、CPUよりメモリユニットへ、所要アド
レスとともにTAS指示が送られ、続いて書込みデータが
送られる。
メモリユニットではこれらの情報を受取ると、所要ア
ドレスのデータをメモリより読出し、システムバスを介
して要求元CPUへ送出するとともに、読出しデータの最
上位のビットの“0"/“1"を判別し、これが“0"であっ
た場合に限り、書込みデータを書込む。
ドレスのデータをメモリより読出し、システムバスを介
して要求元CPUへ送出するとともに、読出しデータの最
上位のビットの“0"/“1"を判別し、これが“0"であっ
た場合に限り、書込みデータを書込む。
このときのメモリユニット内の動作を第６図を用いて
説明する。
説明する。
システムバス28を介してCPUより送られてきた書込み
データはレジスタ22に格納され、又、メモリからの読出
しデータはレジスタ23に格納される。
データはレジスタ22に格納され、又、メモリからの読出
しデータはレジスタ23に格納される。
次に、ECC回路25により、上記レジスタ23に格納され
た読出しデータのエラー訂正／検出が行なわれて、その
エラー訂正／検出後のデータがレジスタ21に格納された
後、システムバスに出力される。これとともに、レジス
タ21に格納されたエラー訂正／検出後の読出しデータが
メモリユニット制御部26に送られて、上記読出しデータ
の最上位ビットの“0"/“1"が判別され、同最上位ビッ
トが“0"であるとき（他のCPUによってロックされてい
ないとき）、上記ECC回路25にて、レジスタ22に格納さ
れた書込みデータのチェックビット付加が行なわれ、こ
のチェックビットを付加した書込みデータがレジスタ24
に格納された後、メモリに書込まれる。
た読出しデータのエラー訂正／検出が行なわれて、その
エラー訂正／検出後のデータがレジスタ21に格納された
後、システムバスに出力される。これとともに、レジス
タ21に格納されたエラー訂正／検出後の読出しデータが
メモリユニット制御部26に送られて、上記読出しデータ
の最上位ビットの“0"/“1"が判別され、同最上位ビッ
トが“0"であるとき（他のCPUによってロックされてい
ないとき）、上記ECC回路25にて、レジスタ22に格納さ
れた書込みデータのチェックビット付加が行なわれ、こ
のチェックビットを付加した書込みデータがレジスタ24
に格納された後、メモリに書込まれる。
このようなTAS命令手段により、最上位ビットを除く
所定フィールド部分にCPU識別情報をもつ書込むデータ
（TASフラグ）を扱うことができる。
所定フィールド部分にCPU識別情報をもつ書込むデータ
（TASフラグ）を扱うことができる。
第７図（ａ）は上記第３図及び第４図に示した従来例
に於けるTAS命令の書込みデータを示す図、同図（ｂ）
は上記第５図及び第６図に示した従来例に於けるTAS命
令の書込みデータを示す図である。
に於けるTAS命令の書込みデータを示す図、同図（ｂ）
は上記第５図及び第６図に示した従来例に於けるTAS命
令の書込みデータを示す図である。
第８図（ａ）は上記第３図及び第４図に示した従来の
TAS命令手段に於けるシステムバスとメモリI/Oの各デー
タ転送タイミングを示す図、同図（ｂ）は上記第５図及
び第６図に示した従来のTAS命令手段に於けるシステム
バスとメモリI/Oの各データ転送タイミングを示す図で
ある。
TAS命令手段に於けるシステムバスとメモリI/Oの各デー
タ転送タイミングを示す図、同図（ｂ）は上記第５図及
び第６図に示した従来のTAS命令手段に於けるシステム
バスとメモリI/Oの各データ転送タイミングを示す図で
ある。
しかしながら、上記した第５図及び第６図に示した従
来のTAS命令手段に於いては、読出しデータ／書込みデ
ータをそれぞれ個別にECC回路25を通さなければならな
いため、メモリのリード後、ライトを行なうタイミング
は、通常のライト指示より遅くなる。従って上記第５図
及び第６図に示すTAS命令に於いては、専用のタイミン
グを生成して制御しなければならず、制御回路が複雑に
なり、又、上記第３図及び第４図に示す従来例に於いて
はシステムバス上にTAS指示を出すとき所要アドレスの
み送ればよかったのに対し、上記第５図及び第６図に示
すTAS命令に於いては書込みデータ（自己CPUアドレス;C
PU識別情報）も送らなければならず、バスの互換（幅又
はタイミング）がとれない等の問題があった。
来のTAS命令手段に於いては、読出しデータ／書込みデ
ータをそれぞれ個別にECC回路25を通さなければならな
いため、メモリのリード後、ライトを行なうタイミング
は、通常のライト指示より遅くなる。従って上記第５図
及び第６図に示すTAS命令に於いては、専用のタイミン
グを生成して制御しなければならず、制御回路が複雑に
なり、又、上記第３図及び第４図に示す従来例に於いて
はシステムバス上にTAS指示を出すとき所要アドレスの
み送ればよかったのに対し、上記第５図及び第６図に示
すTAS命令に於いては書込みデータ（自己CPUアドレス;C
PU識別情報）も送らなければならず、バスの互換（幅又
はタイミング）がとれない等の問題があった。
（発明が解決しようとする課題） 上記したように、第５図及び第６図に示した従来のTA
S命令手段に於いては、リード／ライトのタイミングが
通常のライト指示より遅くなる（ECCを２回通す）た
め、専用のタイミングを生成して制御しなければなら
ず、制御回路が複雑になるという問題が生じる。又、第
３図及び第４図に示した従来のTAS命令手段に於いては
システムバス上にTAS指示を出すとき所要アドレスのみ
送ればよかったのに対し、第５図及び第６図に示した従
来のTAS命令手段に於いては書込みデータ（自己アドレ
ス）も送らなければならず、このためバスの互換（幅又
はタイミング）がとれないという問題があった。
S命令手段に於いては、リード／ライトのタイミングが
通常のライト指示より遅くなる（ECCを２回通す）た
め、専用のタイミングを生成して制御しなければなら
ず、制御回路が複雑になるという問題が生じる。又、第
３図及び第４図に示した従来のTAS命令手段に於いては
システムバス上にTAS指示を出すとき所要アドレスのみ
送ればよかったのに対し、第５図及び第６図に示した従
来のTAS命令手段に於いては書込みデータ（自己アドレ
ス）も送らなければならず、このためバスの互換（幅又
はタイミング）がとれないという問題があった。
本発明は上記実情に鑑みなされたもので、複数のCPU
を有する情報処理システムに於いて、CPU識別情報を書
込むことのできるTAS命令を簡単な制御回路で実現でき
るテストアンドセット方式を提供することを目的とす
る。
を有する情報処理システムに於いて、CPU識別情報を書
込むことのできるTAS命令を簡単な制御回路で実現でき
るテストアンドセット方式を提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段及び作用） 本発明は、複数のCPUと単一のメモリユニットがシス
テムバスに接続された情報処理システムに於いて、メモ
リユニットには、CPUから特定命令を受けたとき、その
相手CPUより送付されたアドレスに従うデータをメモリ
から読出し、同データを上記相手CPUに転送するととも
に、読出したデータの特定ビットを検査し、同ビットが
オフのとき、特定ビットをオンとした所定のデータを上
記メモリの上記アドレスに従う記憶番地に書込み、上記
特定ビットがオンのとき、書込みを実行せず上記特定命
令の処理を終了する手段を有し、上記各CPUには、上記
メモリユニットより受けたデータの特定ビットを検査
し、同ビットがオフのとき、特定ビットがオンで、かつ
特定ビットを除く所定フィールドにCPU識別情報をもつ
データを書込み指示とともに上記メモリユニットに送出
する手段を有してなる構成としたものである。
テムバスに接続された情報処理システムに於いて、メモ
リユニットには、CPUから特定命令を受けたとき、その
相手CPUより送付されたアドレスに従うデータをメモリ
から読出し、同データを上記相手CPUに転送するととも
に、読出したデータの特定ビットを検査し、同ビットが
オフのとき、特定ビットをオンとした所定のデータを上
記メモリの上記アドレスに従う記憶番地に書込み、上記
特定ビットがオンのとき、書込みを実行せず上記特定命
令の処理を終了する手段を有し、上記各CPUには、上記
メモリユニットより受けたデータの特定ビットを検査
し、同ビットがオフのとき、特定ビットがオンで、かつ
特定ビットを除く所定フィールドにCPU識別情報をもつ
データを書込み指示とともに上記メモリユニットに送出
する手段を有してなる構成としたものである。
即ち、メモリユニットには、TAS指示を受けると読み
出しデータをシステムバスを介し要求CPUへ送出すると
ともに、読み出しデータの最上位ビットの内容を判別
し、同ビットが“0"であった場合に限り、メモリ上の上
記データ読み出し番地に全ビット“1"のデータを書込む
TAS処理手段をもち、又、CPUには、TAS命令を実行する
際、先ず、システムバスを介しメモリユニットへTAS指
示を送出し、メモリユニットより受けた読み出しデータ
の最上位ビットが“0"であった場合に限り、システムバ
スを介してメモリユニットへ同じアドレスへのライト指
示を送出し、CPU識別情報を書込むファームウェア手段
をもつ構成として、CPU識別情報を書込み可能としたTAS
命令を実現したものである。
出しデータをシステムバスを介し要求CPUへ送出すると
ともに、読み出しデータの最上位ビットの内容を判別
し、同ビットが“0"であった場合に限り、メモリ上の上
記データ読み出し番地に全ビット“1"のデータを書込む
TAS処理手段をもち、又、CPUには、TAS命令を実行する
際、先ず、システムバスを介しメモリユニットへTAS指
示を送出し、メモリユニットより受けた読み出しデータ
の最上位ビットが“0"であった場合に限り、システムバ
スを介してメモリユニットへ同じアドレスへのライト指
示を送出し、CPU識別情報を書込むファームウェア手段
をもつ構成として、CPU識別情報を書込み可能としたTAS
命令を実現したものである。
このような構成とすることにより、メモリユニットに
於いて、通常のライト指示とTAS指示が同じタイミング
で制御でき、制御回路を簡単に構成できる。又、CPU識
別情報を書込まないTAS命令を用いるシステムと、シス
テムバスの互換がとれているため、バスインターフェイ
ス部等が共通化できる。
於いて、通常のライト指示とTAS指示が同じタイミング
で制御でき、制御回路を簡単に構成できる。又、CPU識
別情報を書込まないTAS命令を用いるシステムと、シス
テムバスの互換がとれているため、バスインターフェイ
ス部等が共通化できる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に於いて、１はエラー訂正／検出後のメモリ読
出しデータを保持するレジスタである。２はシステムバ
ス９より受け取った書込みデータ（例えば第７図（ｂ）
にCPU−IDとして示すCPU識別情報）を保持するレジスタ
である。３はメモリ読出しデータを保持するレジスタで
ある。４はチェックビットを付加した書込みデータを保
持するレジスタである。５は上記レジスタ３の内容のエ
ラー訂正／検出、又はレジスタ２の内容のチェックビッ
ト生成を行なうECC回路である。６は上記レジスタ４の
データ、又は全ビット“1"のデータ（TASフラグ）のい
ずれか一方を選択し、メモリへ出力するセレクタであ
る。７はTAS処理ルーチン71に従い後述するTAS命令処理
を実行するメモリユニットの制御部であり、８はバスイ
ンターフェイス部、９はシステムバスである。
出しデータを保持するレジスタである。２はシステムバ
ス９より受け取った書込みデータ（例えば第７図（ｂ）
にCPU−IDとして示すCPU識別情報）を保持するレジスタ
である。３はメモリ読出しデータを保持するレジスタで
ある。４はチェックビットを付加した書込みデータを保
持するレジスタである。５は上記レジスタ３の内容のエ
ラー訂正／検出、又はレジスタ２の内容のチェックビッ
ト生成を行なうECC回路である。６は上記レジスタ４の
データ、又は全ビット“1"のデータ（TASフラグ）のい
ずれか一方を選択し、メモリへ出力するセレクタであ
る。７はTAS処理ルーチン71に従い後述するTAS命令処理
を実行するメモリユニットの制御部であり、８はバスイ
ンターフェイス部、９はシステムバスである。
第２図は上記実施例に於けるTAS命令の処理フローを
示すフローチャートである。第２図に於いて、S10はTAS
指示を出力するステップであり、システムバスを介しメ
モリユニットへTAS指示を送出し、応答として読出しデ
ータを受けとる。S11は最上位ビットをチェックするス
テップであり、TAS指示の応答として受けとった読出し
データの最上位ビットが“0"であるか“1"であるかを判
断する。S12はCPU識別情報（第７図（ｂ）参照）をライ
ト指示するステップであり、システムバス９及びバスイ
ンターフェイス部８を介してメモリユニットへライト指
示を送出し、書込みデータとしてCPU識別情報を送出す
る。
示すフローチャートである。第２図に於いて、S10はTAS
指示を出力するステップであり、システムバスを介しメ
モリユニットへTAS指示を送出し、応答として読出しデ
ータを受けとる。S11は最上位ビットをチェックするス
テップであり、TAS指示の応答として受けとった読出し
データの最上位ビットが“0"であるか“1"であるかを判
断する。S12はCPU識別情報（第７図（ｂ）参照）をライ
ト指示するステップであり、システムバス９及びバスイ
ンターフェイス部８を介してメモリユニットへライト指
示を送出し、書込みデータとしてCPU識別情報を送出す
る。
ここで上記第１図及び第２図を参照して本発明の一実
施例を説明する。
施例を説明する。
TAS命令の処理動作に於いて、先ずCPUは、システムバ
ス９を介してメモリユニットへ所要アドレスとともにTA
S指示を送出する（第２図ステップS10）。
ス９を介してメモリユニットへ所要アドレスとともにTA
S指示を送出する（第２図ステップS10）。
メモリユニットは上記TAS指示を受け取ると、メモリ
ユニット制御部７内のTAS処理ルーチン71により、先
ず、上記所要アドレスに従うデータをメモリより読出
し、レジスタ３に格納する。更にこのレジスタ３に格納
したデータをECC回路５にてエラー訂正／検出処理した
後、レジスタ１に格納し、システムバス９を介して要求
元CPUへ送出するとともに、最上位ビットの検査を行な
い、同ビット内容が“0"であった場合に限り、セレクタ
１にて全ビット“1"のデータとこれに対応するチェック
ビットを選択し、上記所要アドレスへ書込む。
ユニット制御部７内のTAS処理ルーチン71により、先
ず、上記所要アドレスに従うデータをメモリより読出
し、レジスタ３に格納する。更にこのレジスタ３に格納
したデータをECC回路５にてエラー訂正／検出処理した
後、レジスタ１に格納し、システムバス９を介して要求
元CPUへ送出するとともに、最上位ビットの検査を行な
い、同ビット内容が“0"であった場合に限り、セレクタ
１にて全ビット“1"のデータとこれに対応するチェック
ビットを選択し、上記所要アドレスへ書込む。
又、上記最上位ビットの検査で同ビットの内容が“1"
であった場合は書込み動作を行なわず処理を終了する。
であった場合は書込み動作を行なわず処理を終了する。
CPUは、TAS指示の応答としてシステムバス９を介しメ
モリユニットより送られてきた読出しデータを受け取る
と、最上位ビットの検査を行ない（第２図ステップS1
1）、同ビットの内容が“1"であれば、TAS命令の処理を
終了する。
モリユニットより送られてきた読出しデータを受け取る
と、最上位ビットの検査を行ない（第２図ステップS1
1）、同ビットの内容が“1"であれば、TAS命令の処理を
終了する。
又、上記最上位ビットの内容が“0"であれば、上記所
要アドレスとCPU識別情報をライト指示とともにシステ
ムバスを介してメモリユニットへ送出する（第２図ステ
ップS12）。
要アドレスとCPU識別情報をライト指示とともにシステ
ムバスを介してメモリユニットへ送出する（第２図ステ
ップS12）。
この際のCPU識別情報をもつ書込みデータは、第７図
（ｂ）のような形式となっており、最上位ビットを含ま
ない所定のフィールドにCPU識別情報（CPU−ID）を保持
し、その他のフィールドは全て“1"となる。
（ｂ）のような形式となっており、最上位ビットを含ま
ない所定のフィールドにCPU識別情報（CPU−ID）を保持
し、その他のフィールドは全て“1"となる。
メモリユニットはライト指示を受けると、制御簡素化
のためリードモディファイライトを行ない、上記CPU識
別情報をもつ書込みデータをレジスタ２へ格納し、上記
所要アドレスの読出しデータをレジスタ３へ格納して、
ECC回路５によりレジスタ２の内容にチェックビットを
付加し、レジスタ４、及びセレクタ６を介してメモリへ
書込む。
のためリードモディファイライトを行ない、上記CPU識
別情報をもつ書込みデータをレジスタ２へ格納し、上記
所要アドレスの読出しデータをレジスタ３へ格納して、
ECC回路５によりレジスタ２の内容にチェックビットを
付加し、レジスタ４、及びセレクタ６を介してメモリへ
書込む。
このようにしてTAS命令を実行する構成としたことに
より、メモリユニットに於いて、通常のライト指示と、
TAS指示が同じタイミングで制御でき、従って制御回路
を簡単に構成できる。又、CPU識別情報を書込まないTAS
命令を用いるシステムと、システムバスの互換がとれて
いるため、バスインターフェイス部等が共通化できる。
より、メモリユニットに於いて、通常のライト指示と、
TAS指示が同じタイミングで制御でき、従って制御回路
を簡単に構成できる。又、CPU識別情報を書込まないTAS
命令を用いるシステムと、システムバスの互換がとれて
いるため、バスインターフェイス部等が共通化できる。
［発明の効果］ 以上詳記したように本発明のテストアンドセット方式
によれば、複数のCPUと単一のメモリユニットとが互い
にシステムバスを介して接続された情報処理システムに
於いて、上記メモリユニットには、CPUから特定命令を
受けたとき、その相手CPUより送付されたアドレスに従
うデータをメモリから読出し、同データを上記相手CPU
に転送するとともに、読出したデータの特定ビットを検
査し、同ビットがオフのとき、特定ビットをオンとした
所定のデータを上記メモリの上記アドレスに従う記憶番
地に書込み、上記特定ビットがオンのとき、書込みを実
行せず上記特定命令の処理を終了する手段を有し、上記
CPUには、上記メモリユニットより受けたデータの特定
ビットを検査し、同ビットがオフのとき、特定ビットが
オンで、かつ特定ビットを除く所定フィールドにCPU識
別情報をもつデータを書込み指示とともに上記メモリユ
ニットに送出する手段を有してなる構成としたことによ
り、CPU識別情報を書込むことのできるTAS命令を簡単な
制御回路で実現できる。
によれば、複数のCPUと単一のメモリユニットとが互い
にシステムバスを介して接続された情報処理システムに
於いて、上記メモリユニットには、CPUから特定命令を
受けたとき、その相手CPUより送付されたアドレスに従
うデータをメモリから読出し、同データを上記相手CPU
に転送するとともに、読出したデータの特定ビットを検
査し、同ビットがオフのとき、特定ビットをオンとした
所定のデータを上記メモリの上記アドレスに従う記憶番
地に書込み、上記特定ビットがオンのとき、書込みを実
行せず上記特定命令の処理を終了する手段を有し、上記
CPUには、上記メモリユニットより受けたデータの特定
ビットを検査し、同ビットがオフのとき、特定ビットが
オンで、かつ特定ビットを除く所定フィールドにCPU識
別情報をもつデータを書込み指示とともに上記メモリユ
ニットに送出する手段を有してなる構成としたことによ
り、CPU識別情報を書込むことのできるTAS命令を簡単な
制御回路で実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於けるTAS命令のCPU側の処理フローを示す
フローチャート、第３図乃至第６図はそれぞれ従来のTA
S命令処理手段を説明するためのブロック図、第７図
（ａ），（ｂ）はそれぞれ従来のTAS命令処理手段を説
明するための書込みデータ（TASフラグ）の構成例を示
す図、第８図（ａ），（ｂ）はそれぞれ従来のTAS命令
処理手段を説明するためのタイミングチャートである。 1,2,3,4……レジスタ、５……ECC回路、６……セレク
タ、７……メモリユニット制御部、71……TAS処理ルー
チン、８……バスインターフェイス部、９……システム
バス。
上記実施例に於けるTAS命令のCPU側の処理フローを示す
フローチャート、第３図乃至第６図はそれぞれ従来のTA
S命令処理手段を説明するためのブロック図、第７図
（ａ），（ｂ）はそれぞれ従来のTAS命令処理手段を説
明するための書込みデータ（TASフラグ）の構成例を示
す図、第８図（ａ），（ｂ）はそれぞれ従来のTAS命令
処理手段を説明するためのタイミングチャートである。 1,2,3,4……レジスタ、５……ECC回路、６……セレク
タ、７……メモリユニット制御部、71……TAS処理ルー
チン、８……バスインターフェイス部、９……システム
バス。
Claims (1)
- 【請求項１】メモリの共有領域アクセス時に同領域をイ
ンターロックするための特定命令の発生機能をもつ複数
のCPUと、同CPUから受けた特定命令に従うメモリアクセ
ス制御と状態表示制御を行なう単一のメモリユニットと
を互いにバス接続してなる情報処理システムであって、
上記メモリユニットには、CPUから特定命令を受けたと
き、その相手CPUより送付されたアドレスに従うデータ
をメモリから読出し、同データを上記相手CPUに転送す
るとともに、読出したデータの特定ビットを検査し、同
ビットがオフのとき、特定ビットをオンとした所定のデ
ータを上記メモリの上記アドレスに従う記憶番地に書込
み、上記特定ビットがオンのとき、書込みを実行せず上
記特定命令の処理を終了する手段を有し、上記CPUに
は、上記メモリユニットより受けたデータの特定ビット
を検査し、同ビットがオフのとき、特定ビットがオン
で、かつ特定ビットを除く所定フィールドにCPU識別情
報をもつデータを書込み指示とともに上記メモリユニッ
トに送出する手段を有してなることを特徴とするテスト
アンドセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24593288A JP2735246B2 (ja) | 1988-09-30 | 1988-09-30 | テストアンドセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24593288A JP2735246B2 (ja) | 1988-09-30 | 1988-09-30 | テストアンドセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293854A JPH0293854A (ja) | 1990-04-04 |
| JP2735246B2 true JP2735246B2 (ja) | 1998-04-02 |
Family
ID=17141001
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735246B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10124167A (ja) * | 1996-10-17 | 1998-05-15 | Miyagi Oki Denki Kk | システムクロック切り換え装置 |
-
1988
- 1988-09-30 JP JP24593288A patent/JP2735246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0293854A (ja) | 1990-04-04 |
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